2021年度基于FPGA多功能频率计的设计设计

基于FPGA多功效频率计设计

目录

摘要....................................................................3Abstract................................................................4第一章绪论.............................................................5 1.1 研究背景及意义..................................................5 1.2 论文研究内容及结构安排..........................................5第二章频率测量原理概述.................................................7 2.1 开发平台及FPGA/CPLD介绍.........................................7 2.1.1 Quartus II介绍............................................7 2.1.2 FPGA/CPLD介绍.............................................7 2.2 数字频率计工作原理概述..........................................8 2.3 测频方法及误差分析.............................................10 2.3.1 常见测频方案.............................................10
2.4本章小结.......................................................13第三章等精度频率计系统设计和功效仿真..................................14 3.1 系统总体设计...................................................14 3.2 信号源模块.....................................................16 3.2.1 预分频...................................................16 3.2.2 分频模块.................................................17 3.3 按键控制模块...................................................19 3.4 测频控制信号模块...............................................20 3.5 锁存器.........................................................21 3.6计数器模块.....................................................22 3.7周期模块.......................................................23

3.8 显示模块.......................................................26 3.8.1 数据选择器...............................................26 3.8.2 数码管显示驱动...........................................26 3.9本章小结.......................................................27第四章总体设计验证....................................................28第五章总结和展望......................................................30致谢...................................................................31参考文件...............................................................32附录文件翻译..........................................................33 英文文件1..........................................................33 英文文件2..........................................................37 译文1频率调制.....................................................39 译文2振幅键控.....................................................43

摘要
数字频率计是一个基础测量仪器。本设计依据等精度测量原理进行设计,克服了传统频率计测量精度随被测信号频率变动而改变缺点。

等精度测量方法在含有较高测量精度同时,在整个频率区域保持有恒定测试精度。

设计了一个8位数字显示等精度频率计。它采取Verilog/VHDL硬件描述语言编写程序,

在QuartusII软件开发集成环境下进行仿真,包含设计输入、编译、软件仿真、

下载和硬件仿真等全过程。软件设计模块分为被测信号、频率测量、周期测量、

数码管显示共四个模块。硬件采取Altera企业CycloneII开发板EP2C8Q208C8N,

系统时钟为50MHZ,该频率计频率测量范围为15HZ-10MHZ。

经过仿真下载验证,能够实现等精度测频率和周期功效,证实该设计方案切实可行。

Abstract
DigitalFrequency Meter is a basic measuring instrument. According to theprinciple of equal precision measurement, this design overcomes theshortcomings of the traditional frequency meter measurement, whoseaccuracy changes with the measured signal frequency. Methods such asprecision measurements with its high accuracy, while the entirefrequency region to maintain a constant precision.

This article discusses frequency measurement technology using FPGA/ CPLD, and completes the design of an 8-bit digital precisionfrequency meter. It based on Verilog / VHDL description of aprogramming language under Quartus Ⅱ simulation environment. It isdivided into four modules: the measured signal, frequencymeasurement, period measurement, digital display. Hardware design
from 15HZ to 10MHZ. This design includes the whole process of input,compilation, software simulation, downloads, and hardware simulation.Precision frequency and period measuring is achieved throughsimulation download, which demonstrates that the design scheme ispracticable.

Keywords:Digital frequency meter,FPGA/CPLD, Verilog/VHDL.

第一章绪论

1.1研究背景及意义

频率是电信号中关键物理量,在电子、通信系统中,

所以系统设计关键内容是能正确测量信号频率。频率计是计算机、

通信设备和仪器仪表等很多领域中不可缺乏测量仪器。伴随现代数字电子技术深入发展,

频率已成为电子测量技术中最基础最常见测量数据之一,数字频率计及其设计也越来越广

FPGA是在PAL,GAL等逻辑器件基础上发展起来新型高性能可编程逻辑器件,

同以往可编程逻辑器件相比,FPGA规模较大,集成度较高,适适用于高速、

传统数字频率计通常由分离单个元件连接而成,传统数字频率计测量范围、
高密度高端数字逻辑电路设计领域。

所以数字频率计稳定性方面没有得到突破性进展。伴随可编程逻辑器件FPGA技术发展,

将大量 不一 样 逻 辑 功 效 集 成于 单 个器 件 中 ,

依据不一样需要提供门数范围从几百门到上百万门,

基于FPGA数字频率计不仅在集成度方面远远超出了传统数字频率计,

而且在基准频率及精度等外部条件许可情况下,依据不一样需要对精度和频率范围,

只需对硬件描述语言进行一定改动,即可达成更改系统精度和频率范围目标。

这种对硬件描述语言改变极少包含到硬件电路大范围改动,所以降低了系统整体造价。

在现代 数字 电 路 设 计 中 ,

采取FPGA结合硬件描述语言能够设计出多种复杂时序和逻辑电路,含有设计灵活、

可编程和高性能等优点。本文将介绍一个以FPGA为控制关键,依据等精度测频原理,

能够实现显示被测频率信号频率和周期数字频率计设计。

1.2论文研究内容及结构安排

本文关键内容以下:
第一章,为本设计绪论,交代了数字频率计研究背景及现实状况;另介绍了本论文研究内容及结构安排。

第二章,介绍了数字频率计工作原理,对比了直接测频法、直接测周法实现频率计优缺点,并介绍等精度频率测量理论基础和设计方案。

第三章,等精度频率计FPGA系统设计。开发板EP2C8Q208C8N介绍,频率计总体设计,信号源模块,计数器模块,周期模块,显示模块设计过程,而且给出它们封装图形和仿真结果。

第四章, 总体设计验证。经过把设计下载到开发板上,并实际用于频率周期测量,从而发觉设计不足和错误之处并加以更正。

第二章频率测量原理概述

2.1开发平台及FPGA/CPLD介绍

2.1.1Quartus II介绍

Altera是世界上最大可编程逻辑器件供给商之一。它提供了一个和结构无关设计环境,使设计者能方便地进行设计输入、快速处理和器件编程。

AlteraQuartus II提供了完整多平台设计环境,能满足多种特定设计需要,也是单芯片可编程系统（SOPC）设计综合性环境和SOPC开发基础设计工具,并为AlteraDSP开发包进行系统模型设计提供了集成组合环境。Quartus II设计工具完全支持VHDL、Verilog设计步骤,其内部嵌有VHDL、Verilog逻辑综合器。 QuartusII也可利用第三方综合工具。一样,Quartus II含有仿真功效,同时也支持第三方仿真工具,
如 ModelSim。 另 外 , Quartus II和 MATLAB和 DSP Builder结 合 , Quartus II支 持 层 次化 设 计 ,能够在一个新编辑输入环境中对使用不一样输入设计方法完成模块（元件）进行调用,从而处理了原理图和HDL混合输入设计问题。在设计输入以后,Quartus II编译器将给出设计输入错误汇报。QuartusII作为现在CPLD/FPGA开发工具理想综合、仿真软件,含有很多优良特征。

2.1.2FPGA/CPLD介绍

全部能够将大量逻辑功效集成于一个单片集成电路中,其集成度已发展到现在几百万门。

复杂可编程逻辑器件CPLD是由PAL( Programmable Array Logic, 可编程数组逻辑)或GAL(

GenericArray Logic, 通用数组逻辑)发展而来。它采取全局金属互连导线,所以含有较大延时可估计性,易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)现有门阵列高逻辑密度和通用性,

FPGA通常由布线资源分隔可编程逻辑单元(或宏单元)组成数组,又由可编程I/O单元围绕数组组成整个芯片。其内部资源是分段互联,所以延时不可估计,只有编程完成后才能实际测量。

FPGA/CPLD关键优点以下:
编程方法简便、优异。FPGA/CPLD产品越来越多地采取了优异IEEE1149.1边界扫描测试(BST)技术和ISP(在系统配置编程方法)。在+5V工作电平下可随时对正在工作系统上FPGA/CPLD进行全部或部分地在系统编程,并可进行多芯片串行编程,对于SRAM结构FPGA,其下载编程次数几乎没有。

这种编程方法可轻易地实现红外编程、超声编程或无线编程,或经过电话线远程在线编程。这些功效在工控、智能仪器仪表、
通讯和军事上有特殊用途。

在超高速应用领域和实时测控方面有很宽广应用前景。

高可靠性。FPGA/CPLD高可靠性还表现在几乎可将整个系统下载于同一芯片中,从而大大缩小了体积,易于管理和屏蔽。

开发工具和设计语言标准化,开发周期短。因为FPGA/CPLD集成规模很大,集成度可达数百万门。所以,FPGA/ CPLD设计开发必需利用功效强大EDA工具,

HDL)来进行电子系统设计和产品开发。因为开发工具通用性、设计语言标准化和设计过程几乎和所用FPGA/CPLD器件硬件结构没相关系,所以设计成功各类逻辑功效块软件有很好兼容性和可移植性,它几乎可用于任何型号FPGA/CPLD中, 由此还能够以知识产权方法得到确定,

并被注册成为所谓IP芯核,从而使得片上系统产品设计效率大幅度提升。

因为对应EDA软件功效完善而强大,仿真方法便捷而实时,开发过程形象而直观,兼之硬件原因包含甚少,所以能够在很短时间内完成十分复杂系统设计,这正是产品快速进入市场最宝贵特征。

功效强大,应用宽广。现在,FPGA/ CPLD可供选择范围很大,可依据不一样应用选择不一样容量芯片。

2.2数字频率计工作原理概述

频率计又称频率计数器,是一个专门对被测信号频率进行测量电子测量仪器。其最基础工作原理为:当被测信号在特定时间段T内周期个数为N时,则能够得出被测信号频率f=N/T。

本设计中数字频率计设计原理实际上是测量被测信号在单位时间(1s)内周期数。

这种方法免去了实际测量前估计,节省了划分频段所用时间,
克服了原来高频段采取测频模式而低频段采取测周期模式测量方法中存在换挡而造成测

量速度慢缺点。计数结果即为信号频率。但因为闸门信号起始和结束时刻对于信号来说是随机,这就会产生一个脉冲周期量化误差,它直接影响频率测量精度。测量结果正确度(＆)分析:设待测信号周期为Tx, 频率为Fx,当测量时间为T=1s时,则测量正确度为＆=Tx/T=1/Fx。由上式可知直接测频法正确度和待测信号频率相关:当待测信号频率较高时,测量正确度较高;反之亦然。所以直接测频法只适合测量频率较高待测信号,

不能满足在整个测量频段内测量精度保持不变要求。

设计中采取D触发器对门控信号和被测信号对计数器使能信号进行调整, 使得门控信号即计数器工作时间不是固定值,其值恰好等于待测信号完整周期数,

大大提升了正确度稳定性,也就是等精度关键。当门控信号为1时,使能信号并不为1,

只有被测信号上升沿到来时,使能端才开始发送有效信号,计数器开始计数。

而是当被测信号下一个上升沿到来时才变为0,计数器停止计数。

所以测量误差最多为一个标按时钟周期,从而实现了等精度频率计设计。

下面介绍怎样计算每秒钟内待测信号脉冲个数。

并对频率计计数部分8个十进制计数器cnt10ENA使能端进行同时控制。

当TSTEN为高电平时,许可计数;低电平时,停止计数,并保持其所计数值。

需要一个锁存信号LOAD上升沿将计数器在前1s计数所得值锁存进32位锁存器REG32B中,

并由数码管译码 显 示出 计 数 值。 锁 存 信 号 以 后 ,

再由清零信号CLR_CNT对计数器进行清零,为下一秒钟计数做准备。

当系统正常工作时,首先将系统时钟进行预分频产生10MHZ脉冲信号,

清零信号。待测信号和门控信号经过D触发器产生实际门控信号,送入计数模块使能端,

控制计数模块对输入待测信号进行计数,再将计数结果送入锁存器中,

显示译码驱动将二进制表示计数结果转换成对应能够在数码显示管上显示十进制结果。

周期部分立即锁存器中数据送入32位除法器division中,用109除以计数结果,得到周期结果,

单位为ns;再将二进制周期结果在B_BCD中转化为8421BCD码,

经过按键控制数码管显示频率或周期,在数码显示管上能够看到对应结果。

2.3测频方法及误差分析

2.3.1常见测频方案

（1）频率测量法:在一定时间间隔T内,对输入待测信号脉冲计数为N,则信号频率为f=N/T。这种方法适合于高频测量,信号频率越高,则相对误差越小。其原理图2.1所表示。但在这种测量方法中因为闸门信号和被测信号不一样时,会出现±1个被测信号脉冲个数误差。当被测信号频率较低时,这种测量误差将造成测量精度大幅下降。

（2）周期测量法:这种方法是计量在被测信号一个周期内频率为fo标准信号脉冲数
因为被测信号测量周期较短,依据周期测量法测频原理可知其测量精度将大幅下降。

图2.2周期法测量原理

这两种方法分别适合高频和低频,频率测量法适适用于高频段,周期测量法适适用于低频段。在整个测量域内测量精度会有所不一样,

2.3.2等精度测频原理

它最大特点是测量实际门控时间不是一个固定值,而是一个和被测信号相关值,刚好等于被测信号整数倍。

由D触发器来调整被测信号和门控信号同时关系。在测量过程中,有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)送入D触发器,在D触发器内部,等到被测信号上升沿到来时,实际闸门信号变为高电平;然后预置闸门关闭信号(下降沿)到时,实际闸门信号也不立即变为低电平,而是等到被测信号上升沿到来时才跳转为低电平。

等精度测频实现方法能够用图2.3来简化说明。其中CNT1和CNT2是两个可控计数器,
标准信号频率从CNT1时钟输入端输入,被测信号从CNT2时钟输入端输入。

图2.3 等精度测频实现方法

每个计数器ENA是使能输入端,用来控制计数器计数,CLR是清零端。测量开始前,优异行初始化操作, 发送一个清零信号,使两个计数器和D触发器清零,同时经过计数使能端严禁计数器工作。然后当预置门控信号GATE为高电平。这时,

D触发器要一直等到被测信号上升沿经过时Q端才能被置1,同时,

当门控信号连续T时间后被置为低电平,但此时两个计数器并没有停止工作,

一直要等到随即被测信号上升沿到来时,其使能端变为低电平,停止计数。

实际闸门时间t和预置闸门时间t1并不严格相等,但差值不超出被测信号一个周期。

则由FX/NX=FS/NS,可得被测信号频率为FX=NX/NS*FS。本试验中t=t1=1s,则有NS= FS,

由此能够得出FX=NX。

2.3.3误差分析

设在一次实际闸门时间t中计数器对被测信号计数值为Nx,对标准信号计数值为Ns。

标准信号频率为fs,则被测信号频率如式(2-1):

fx=(Nx/Ns)•fs (2-1)

由式1-1可知,若忽略标频fs误差,则等精度测频可能产生相对误差如式(2-2):

在测量中,因为fx计数起停时间全部是由该信号上升沿触发,在闸门时间t内对fx计数Nx无误差(t=NxTx);对fs计数Ns最多相差一个数误差,即|ΔNs|≤1,其测量频率如式(2-3):
fxe=[Nx/(Ns+ΔNs)]•fs (2-3)
将式(2-1)和(2-3)代入式(2-2),并整理如式(2-4):
δ=|ΔNs|/Ns≤1/Ns=1/(t•fs) (2-4)
由上式能够看出,测量频率相对误差和被测信号频率大小无关,仅和闸门时间和标准信号频率相关,即实现了整个测试频段等精度测量。闸门时间越长,标准频率越高,测频相对误差就越小。标准频率可由稳定度好、精度高高频率晶体振荡器产生,在确保测量精度不变前提下,提升标准信号频率,可使闸门时间缩短,即提升测试速度。

2.4 本章小结

对等精度频率计实现提供了理论依据。 等精度测频法不仅避免了传统测频方法在计数过程中产生±1误差,而且实现了在整个测量频域内等精度。因为等精度测频方法含有以上优点,所以确定为此次设计测频实现方法。

第三章等精度频率计系统设计和功效仿真

3.1系统总体设计

首先对EP2C8Q208C8N开发板提供50MHZ晶振进行预分频,取得10MHZ信号,

再把10MHZ信号在分频模块产生不一样频率方波,经过按键控制被测信号频率改变。

由控制模块产生计数使能信号testen和清零信号clr对计数模块进行控制,

而由其产生锁存信号load对锁存模块进行控制,为了达成等精度要求,testen, load,

clr信号分别经过D触发器和被测信号整合再输入对应端口。一旦计数使能信号为高电平,

而且时钟上升沿到来,计数器便开始正常计数,清零信号到来则将计数器计数清零,

然后将锁存数据输出到显示模块和周期模块进行运算,

显示译码部分将二进制表示计数结果经过B_BCD转换成8421BCD在数码显示管上显示十
数 据锁 存确 保 显 示 数 据 ,

控制模块、计数模块、锁存器模块、周期模块和显示器模块。

依据数字频率计系统原理,cnt为控制信号发生器。

并经过D触发器后对频率计每一计数器Cnt10ENA使能端进行同时控制:当testen高电平时许可计数、低电平时停止计数。

和B_BCD相连将除法器二进制结果转化成8421BCD码。

reg32b为锁存器。在信号load上升沿时,立即对模块输入口数据锁存到reg32b内部,并由reg32b输出端输出,然后七段译码器能够译码输出。使用锁存器优点是能够稳定显示数据,不会因为周期性清零信号而不停闪烁。

Cnt10为十进制计数器。有一时钟使能输入端ENA,用于锁定计数值。当高电平时许可计数,低电平时严禁计数。将八个十进制计数器Cnt10级联起来实现8位十进制计数功效[2,7] 。

能够将频率计数结果和周期计算结果在数码管上显示相对应阿拉伯数字, display为 数 码 驱 动 ,

便于读取测量结果。

锁存器reg32b存在一个工作时序问题,设计时需要综合考虑。 8位数字频率计顶层框图图3.2。

B_BCD）和显示模块（smg）四大模块。除此之外,在本设计中还加入了按键功效:

分别用两个按键控制信号源模块待测信号频率加减,另一个按键控制数码管显示频率/周期。下面分别介绍四个模块结构和实现方法。

3.2信号源模块

信号源模块关键包含:分频模块fep10,cnt1hz, fep三个功效模块。fep10功效为产生10MHZ时钟,cnt1hz为产生1hz时钟,fep由按键控制输出频率加减。 信号源模块组成图3.3所表示。

3.2.1 预分频

fep10封装图 如 3.4所 表示 ,图中 CLKIN为接入 50MHZ信 号 ,

图中CLKOUT为接到CNT1hzCLK10MHZ信号。

图3.4 预分频10MHZ

将50MHZ系统时钟产生10MHz门控信号和待测定频信号,

设计源代码fep10.v对输入系统时钟clk（50MHz）进行5分频产生10MHz信号。

fep10工作时序仿真图图3.5所表示。

图3.5 fep10功效仿真

从fep10工作时序仿真图能够看出:由系统时钟提供50MHz输入信号,经过信号源模块,