２０１０弃第３期 中图分类号：ＴＮ９２５ 文献标识码：Ａ 文章编号：１００９—２５５２（２０１０）ｏ３—００８０—０４ 基于实信号处理的宽带数字接收机及ＦＰＧＡ实现 郜丽鹏，王巍 （哈尔滨工程大学信息与通信工程学院，哈尔滨１５０００１） 摘要：分析了基于实信号处理的宽带数字信道化接收机原理以及具体的ＦＰＧＡ实现方案。通过 改进已有模型，搭建一种更适合硬件实现的数字信道化模型。较好地解决了宽带数字信号实时 处理、信道化接收机中邻近信道混叠等问题。系统仿真结果验证了模型的有效性和可行性。 关键词：多相滤波；信道化接收机；滤波器组；数字下变频；ＦＰＧＡ Ｗｉｄｅ ｂａｎｄ ｃｈａｎｎｅｌｉｚａｔｉｏｎ ｒｅｃｅｉｖｅｒ ｂａｓｅｄ ｏｎ ｐｒｏｃｅｓｓｉｎｇ ｒｅａｌ ｓｉｇｎａｌ ａｎｄ ｉｔｓ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｔｈｒｏｕｇｈ ＦＰＧＡ ＧＡＯ Ｕ．ｐｅｎｇ，ＷＡＮＧ Ｗｅｉ （Ｃｏａｅｇｅ ｏｆＩｎｆｏｒｎｍｆｉｏｎ ａｎｄＣｏｎｍａｕｎｉｃａｌｉｏｎ ＥＩＩｇｊｍｅｒｉｎｇ，ＨａｒｂｉｎＥｎｇｉｎｅｅｒｉｎｇＵｎｉｖｅｒｓｉｔｙ，Ｈａｒｂｉｎ １５０００１，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ｐａｐｅｒ ｄｉｓｃｕｓｓｅｓ ｏｎ ｔｈｅ ｐｒｉｎｃｉｐｌｅ ｏｆ ｗｉｄｅ ｂａｎｄ ｃｈａｎｎｅｌｉｚａｔｉｏｎ ｒｅｃｅｉｖｅｒ ｂａｓｅｄ ｏｎ ｐｒｏｃｅｓｓｉｎｇ ｒｅａｌ ｓｉｇｎａｌ ａｎｄ ｉｔｓ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｔｈｒｏｕｇｈ ＦＰＧＡ．Ｔｈｒｏｕｇｈ ｉｍｐｒｏｖｉｎｇ ｈｔｅ ｅｘｉｓｔｉｎｇ ｍｏｄｅｌ，ａ ｎｅｗ ｔｅｃｈｎｉｑｕｅ ｏｆｄｉｇｉｔａｌ ｃｈａｎｎｅｌｉｚａｔｉｏｎ ｉｓ ｐｒｏｐｏｓｅｄ．Ｔｈｅ ｐｒｏｂｌｅｍ ｏｆ ｒｅａｌ－ｔｉｍｅ ｐｒｏｃｅｓｓｉｎｇ ｏｆ ｗｉｄｅ ｂａｎｄ ｄｉ西ｔａｌ ｓｉｇｎａｌ ａｎｄ ｏｖｅｒｌａｐ ｏｆ ｎｅｉｇｈｂｏｒｈｏｏｄ ｃｈａｎｎｅｌ ｉｓ ｓｏｌｖｅｄ．Ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｍｏｄｅｌ ｉｓ ｖａｌｉｄ ａｎｄ ｐｒａｃｔｉｃａ１． Ｋｅｙ ｗｏｒｄｓ：ｐｏｌｙｐｈａｓｅ ｆｉｌｔｅｒ；ｃｈａｎｎｅｌｉｚｅｄ ｒｅｃｅｉｖｅｒ；ｆｉｌｔｅｒ ｂａｎｋ；ＤＤＣ；ＦＰＧＡ ０ 引言 数字信道化技术广泛应用于各种宽带数字接收 机中。信道化的作用主要有以下两点：一方面匀分 解决信道模糊问题，并简化了信号的处理过程。 １ 实信号多相滤波信道化接收机 １．１ 常用的实信号信道化接收机模型 带宽［０，ｆ，／２］的信号为Ｋ路输出，可以粗略地估计 信号的频率；另一方面通过Ｄ倍抽取使采样率为． 数字信道化过程相当于宽带信号经过一个滤波 器组，下变频，抽取，最后输出Ｋ路信号。当抽取率和 滤波器阶数比较高时，采用多相滤波器组的结构可 以大大降低运算量Ｌ４］。由于实际输入信号都是实信 的数字信号变为ｆ，／Ｄ后输出，降低了信号的输出速 率，有利于后续对信号的实时处理ｎ］。信道划分也影 响接收机的结构，因此信道划分一般有两种方式：不 重叠划分，存在盲区，可能丢失信号；信道重叠划分， 当输人信号出现在信道重叠处时，会产生信道模 糊［２】，常需要采用多个信道信息确定信号的所处信 道，通常处理过程比较复杂。 号，所以给出常用的实信号多相滤波信道化接收机 模型【 如图１所示。 图１模型中对实信号抽取率为２Ｄ，最大限度地 降低了每个信道的采样率口］，前提是信道划分的频 带是不重叠的。但是频带不重叠划分，可能造成信号 的丢失。采用信道重叠的方式划分，可能出现混叠。 １．２ 适合硬件实现的接收机模型 为解决上述矛盾引入处理带宽是通带带宽２倍 的滤波器，即Ｆ＝Ｋ／Ｄ，Ｆ＝２，原形滤波器通过移 收稿日期：２ＯＯ９—０９—０８ 在现有数字信道化技术基础上，对文献［３］中 实信号信道化接收机模型进行改进，建立了更符合 硬件实现的数学模型。通过扩大信道的处理带宽（子 信道滤波器阻带带宽）使处理带宽为信道带宽的两 倍，即采用滤波器组中的滤波器通带相邻，阻带重叠 ５０％的排列方式。通过这种方式排列的滤波器可以 一作者简介：郜丽鹏（１９７２一），男，副教授，博士，研究方向为宽带信号 的检测、处理与识别。 ８０一 到最前端，改变插入Ｋ一１个零为插人Ｆ一１个零。 在时域每个多相分量为： 譬＋ｆ］凡 （ｐ为整数）（９） ＤＦＴ Ｌ ０ 其他 信号通过多相分量抽取之后的输出为： ￡ ［，１］＝∑ ０［ｚ＋ｐＫ］ｘ［Ｍｎ—ｆ一 ］（１ｏ） ＩＤＦＴ的输出为： 图１ 实信号多相滤波信道化接收机模型 ［，１］＝∑￡ ［ｎ］ （１１） 位使滤波器通带相接，阻带重叠１／２的方式构成滤 波器组。通过通带内信息判断信号所属信道，处理过 程相对简单。由于信道重叠，此时抽取率最大取Ｄ， 下面由均匀多相滤波器的结构推导Ｆ＝２的数字信 道化接收机的结构过程ｂ】，（０，２７ｃ）的信道划分为 个相同的子带，设计一个ＦＩＲ低通滤波器ｈ（ｎ），阶 数为Ｎ一１，设Ｎ：ＫＱ，信道间隔为２ｎ／Ｋ。设 ＝ ＦＭ，均匀滤波器的多相滤波分量为 （ｚ），则： ｎｏ（ｚ）＝∑ｚ－ｌＥ （ｚ ） （１） Ｅｔ（ｚ ）＝∑ｈｏ［ｎ ＋ （２） 中频信号经过ＡＤＣ后输出为 （ｎ）信号，经过 多相滤波器组，离散傅里叶反变换，则 ［ｎ］为第ｋ 个通道的离散傅里叶反变换输出为： ［凡］＝∑ｔｔ［ｎ］［ｅＰ （后＝ｏ，…，Ｋ—１）（３） 它的ｚ变换为： （ ）＝∑ 一 （ＺＫ）ｘ（ｚ） （４） 传递函数为： ）＝ ＝ ＺＫ）（５） Ｙｋ［ｎ］的中心频率∞＝２ｎｋ／Ｋ，则 ［ｎ］＝ｙ ［ ］ｅ一 ＝∑ｔｌ ［Ｍｎ］ｅ－ “ ｅ．／￣ｋＭｎ （６） 把 倍的抽取器移到ＩＤＦＦ之前，抽取后多相滤波 器的输出为： ｓ／［ｎ］＝ｔ ［Ｍｎ］ （７） 则它的Ｚ变换为： Ｓｔ（ ）＝ （ 一 （＝ ）－）一Ｍ 、－ ｍ￣ｏ （ ｚＩＩＭｅ－１２￣ｇｍｌＭ） ＩＩＭｚｅ （８） 等同于用Ｅ，（ｚ ）替换 （ ）并把 倍的抽取器放 （，ｔ）＝∑ 。［ｚ＋ｐＫ］ｘ［Ｍｎ—ｌ—ｐｇ］（１２） 当Ｆ＝２时，可通过相位差无模糊测量信道频率，基 于Ｆ＝２的数字信道化接收机【６ 见图２。 ＾（０），ｑ＾（ ，ｏ，ｈ（ＺＫ），ｌ Ｍ ｑ…，ｈ［（Ｑ－１）Ｋ］，０ ｒ ＾（１），ｑ枷ｌ（＋１），０，ｈ（２Ｋ＋１），ｆ ｑ…，ｈ［（Ｑ－１）Ｋ＋Ｉ］，０ ｒ ● ＩＤＦＴ ● ● 删 ｈ（ 一１），ｑｈ（２ 一１），０， ｌ ＾（３ １）…，ｈ［（ＱＫ－１］，０『＿＿。－ 图２ Ｆ＝２时的数字信道化模型 ２ 系统仿真 ２．１滤波器组的设计 滤波器组是由调制原型低通滤波器－５ 得到的， 因此原型滤波器的设计影响多相滤波器组的性能。 采用ＭＡＴＬ￣Ｂ设计，采样速率为９６０ＭＨｚ，Ｆ＝２，抽 取比为ｌ６，信道带宽３０ＭＨｚ，处理带宽６０ＭＨｚ，通带 波纹０．０１ｄＢ，阻带波纹０．Ｏ０１ｄＢ的滤波器。得到 １９１阶原形滤波器可以满足设计要求，通过补零后 取Ｎ＝２５６阶。滤波器组由多相结构实现。实信号 处理３２路只有１６个信道，因此将２５６阶的原 型滤波器分成３２相多相滤波器，每相８阶，因Ｆ＝ ２，所以每相间隔填０变为ｌ６阶。图３为ｌ６信道的 滤波器组的频率响应，通带相邻、覆盖频带内无 盲区。 实信号频谱划分方法也影响多相滤波器组信道 化接收机模型结构。根据实信号频谱对称的特点， 对实信号信道划分。图２中的模型是基于图４所示 的频谱划分方法，频带的中心频率可用式（１３） ３］ 表示： ～８】一 ｃｏ 对应第ｋ信道的归一化中心频率；Ｄ为抽取倍数。 图４为１６个子信道时的实信号频谱划分示意 图，图中所标频率范围为通带宽度，通带相邻，阻带 重叠。抽样速率９６０ＭＨｚ，无混叠带宽４８０ＭＨｚ，１６个 信道，每个信道划分的子带宽为３０ＭＨｚ。实信号的 频谱是左右对称分布的，与复信号频谱分布不同。 ２．２仿真结果分析 为了更清晰地观察输出波形，采用两个ｓｃｏｐｅ 输出，８个信道一个，共两张输出波形图。输入频率 范围在１６０ＭＨｚ ２００ＭＨｚ之间的线性调频信号，因 为输入信号跨越两个信道，所以对应的输出信号也 应在两个信道出现。经信道化滤波输出信号波形如 图３滤波器组的频率响应 图５所示，在信道４、信道５和信道ｌ０、信道１１内有 （ 一 ）・ ， 一ｏ， 信号输出，通过子信道内幅度判断知信道５和信道 ∞ １１为有用的输出信号。由信道的频谱划分示意图 １，２，…，Ｄ一１ （１３） 图４可知，实验结果是正确的。 图４实信号ｌ６信道频谱信道划分示意图 ３ 系统的ＦＰＧＡ实现 信道化接收机需要消耗大量的乘法器和累加模 块，因此ＦＰＧＡ的乘法器资源要够用。本设计采用 ＸＩＬＩＮＸ公司的ＸＣ５ＶＳＸ９５Ｔ芯片来实现信号处理和 控制功能。ＸＩＬＩＮＸ公司的芯片１０脚均为差分对， 可灵活配置；丰富的免费ＩＰ核资源，方便设计。采 用Ｖｅｒｉｌｏｇ ＨＤＬ语言进行描述宽带数字信道化接收 机的各功能模块。主要包括串并转换、多相滤波、 （ａ）Ｏ～７信道输出波形 ＩＤＦＴ、频率检测等模块。设计过程采用Ｘｉｌｉｎｘ ＩＳＥＩＯ．１仿真软件仿真，逐个验证模块的正确性，最 后生成图形化的顶层文件。 ①串并转换 原始数据采样率为９６０ＭＳＰＳ，分成３２路后，每 个信道的数据速率变为３０ＭＳＰＳ，子信道的数据速度 降低缓解了后续的 片处理的压力，利于工程实现。 ②多相滤波器的实现 （ｂ）８～１５信道输出波形 将输人的３２路数据进行并行ＦＩＲ多相滤波，即 卷积和运算。滤波器用ｖｅｒｉｈ）ｇ ＨＤＩ 语言编写，生成如 图６所乃 模块，…３２滤波器组成多干Ｈ滤波器，输人８ 位数据，输出１６ ｆ ，ｆｆ１ ｊ 同的ＲＳＴ和ＣＩＸＰＦ控制。 ～ ８２—
