FPGA时分秒电子钟24小时计

设计一个具有时、分、秒计时的电子钟，按24小时计时。要求： （1）数字钟的时间用六位数码管分别显示时、分、秒；

（2）用两个控制键，对数字钟分别进行分、时校正；

（3）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。 （4）将设计代码和仿真代码写在作业本上。

module countersmh(out,sel,dp,clock_128,clear,corr_min,corr_hour); input clock_128,clear,corr_min,corr_hour; output [6:0] out; output [2:0] sel; output dp;

reg [6:0] out; reg [2:0] sel;

reg [3:0] cnt_sl,cnt_sh,cnt_ml,cnt_mh,cnt_hl,cnt_hh,count;

reg [15:0] fenping; wire clock_1=fenping[1];

always @(posedge clock_128 or negedge clear) begin

if (!clear)

fenping <= 16'b0; else

fenping <= fenping + 1; end

\"

module test;

reg Clock_128,Clear,Corr_min,Corr_hour; wire [6:0] Out; wire [2:0] Sel; wire Dp;

initial begin

Clock_128=0; Clear=1; Corr_min=1; Corr_hour=1; #50 Clear=0; #50 Clear=1;

#1000 Corr_min=0; #1000 Corr_min=1; #100 Corr_hour=0; #1000 Corr_hour=1;

end

always #2 Clock_128=~Clock_128;

countersmh

m(.out(Out),.sel(Sel),.dp(Dp),.clock_128(Clock_128),.clear(Clear),.corr_min(Corr_min),.corr_hour(Corr_hour));

endmodule

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