积分位同步原理及其HDL实现

专题技术与工程应用　积分位同步原理及其ＨＤＬ实现　重正桥　（中国电子科技集团公司第５４研究所，河北石家庄０５００８１）　摘　要位同步是数字通信中必不可少的环节，位同步的功能的好坏直接关系到一个数字接收系统的性能。位同步有　外同步与自同步之分，自同步主要有微分同步与积分同步２种。简要介绍了２种同步方法的工作原理及各自的优缺点，并主　要介绍了这２种同步方式的鉴相器的区别。ＨＤＬ是设计数字逻辑电路必不可少的通用工具，该文给出了位同步性能较好的积　分型自同步的一个ＨＤＬ实现。　关键词位同步；微分位同步；积分位同步；ＨＤＬ　中图分类号Ｖ４３８．２　文献标识码Ａ　Ｐｒｉｎｃｉｐｌｅ　ａｎｄ　ＨＤＬ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　Ｉｎｔｅｇｒａｌ　Ｂｉｔ　Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ＤＯＮＧ　Ｌｉ．ｑｉａｏ　（Ｔｈｅ　５４ｔｈ　Ｒｅｓｅａｒｃｈ　Ｉｎｓｔｉｔｕｔｅ　ｏｆＣＥＴＣ，Ｓｈｉｊｉ￣ｕａｎｇ　Ｈｅｂｅ／０５００８１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ　Ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ｉｓ　ａ　ｎｅｃｅｓｓａｒｙ　ｐａｒｔ　ｏｆ　ｄｉ＃ｔ￣ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｓｙｓｔｅｍ．Ｉｔｓ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｉｎｌｆｕｅｎｃｅｓ　ｔｈｅ　ｐｅｄｏｎｎａｎｃｅ　ｏｆ　ａ　ｄｉｇｉｔａｌ　ｒｅｃｅｉｖｉｎｇ　ｓｙｓｔｅｍ．Ｔｈｅｒｅ　ａｒｅ　ｔｗｏ　ｃａｔｅｇｏｒｉｅｓ　ｏｆ　ｂｉｔ　ｓｎｙｃｈｒｏｎｉｚａｔｉｏｎ：ｅｘｔｅｒｎａｌ　ｓｎｙｃｈｒｏｎｉｚａｔｉｏｎ　ａｎｄ　ｉｎｔｅｒｎａｌ　ｓｎｙｃｈｒｏｎｉｚａｔｉｏｎ．Ｉｎｔｅｒｎａｌ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ｉｓ　ｍａｉｎｌｙ　ｃｏｍｐｏｓｅｄ　ｏｆ　ｄｉｆｅｒｅｎｔｉａｌ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ａｎｄ　ｉｎｔｅｇｒａｌ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ．Ｔｈｅ　ｃａｐａｂｉｌｉｉｔｅｓ　ｏｆ　ｔｈｅ　ｔｗｏ　ｃａｔｅｇｏｒｉｅｓ　ｏｆ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ａｒｅ　ａｎａｌｙｚｅｄ．Ａｎｄ　ｄｉｆｅｒｅｎｃｅ　ｂｅｔｗｅｅｎ　ｔｗｏ　ｐｈａｓｅ　ｄｉｓｃｒｉｍｉｎａｔｏｒｓ　ａｒｅ　ｉｎｔｒｏｄｕｃｅｄ　ｉｎ　ｄｅｔａｉｌ．ＨＤＬ　ｉｓ　ａｎ　ｅｓｓｅｎｔｉａｌ　ｇｅｎｅｒａｌ　ｔｏｏｌ　ｉｎ　ｄｉｇｉｔａｌ　ｌｏｇｉｃａｌ　ｃｉｒｃｕｉｔ　ｄｅｓｉｇｎ．Ａ　ＨＤＬ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ｔｈｅ　ｉｎｔｅｇｒａｌ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　ｗｉｈｔ　ｇｏｏｄ　ｐｅｄｌ０咖ａＩｌｃｅ　ｉｓ　ｐｒｏｖｉｄｅｄ．　Ｋｅｙ　ｗｏｒｄｓ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｄｉｆｅｒｅｎｔｉａｌ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｉｎｔｅｇｒａｌ　ｂｉｔ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ＨＤＬ　０　引言　数字锁相环路采用一高稳定频率的振荡器，通　常此振荡器的时钟为输人信号的频率的８倍以上的　在数字通信系统中，发送端数字信号的发送是　高倍频，鉴相器将输人数字信号在发生跳变时的相　按照确定时序进行的，以发送时钟为基准逐个发送　位与本地跟踪时钟的相位进行比较，运算得到其误　每个码元，在接收端必须有与发送端相同的频率及　差值，此误差值不直接作用于振荡器，而是通过控制　相同的相位准确的时钟，这样才能对接收序列进行　器将高倍时钟附加或扣除１个或几个脉冲，以此来　正确的抽样判决，从而得到与发送端相同或尽量接　调整本地跟踪　近的码元序列。这个与发送时钟同频同相的本地时　位时钟的相位，　钟的获取过程称为位同步。　以此来完成与　一般来说，位同步有外同步及自同步２种实现　发送数据串位　方法。外同步法由于在发送端插人了导频，占用了　同步。数字锁　部分发射功率，从而降低了传输的信噪比，减弱了抗　相环路的原理　干扰能力，故较少使用；自同步法不需要专门导频信　如图１所示。　图１数字锁相环路的原理框图　号，而接收端直接从接收到的数字信号中提取位同　鉴相器在本地时钟的同相沿和反相沿分别获取　步信息，是数字通信中最常采用的一种同步方法。　输人数据的值，当输人发生跳变时，便可从这个获得　１　数字锁相实现位同步的基本原理　值得到本地时钟与输人的相位关系：当同相采样值　与反相采样值相同时，则表明本地时钟滞后于输人，　在数字通信中，一般来说不归零ＰＣＭ数据形式　相异时则表明本地时钟超前于输人。　在码位频率上没有频谱分量，但却有同步信息。这　一个位同步电路的好坏及性能的优劣，从根本　个位同步信息包含在数据从“Ｉ”到“０”或从“０”到“Ｉ”　上是取决于它的鉴相器的好坏。下面主要从鉴相器　的跳变中，而这个跳变就是完成位同步的依据，通过　的角度来分析，鉴相器一般来说可分为微分型及积　某些非线性变换，可产生码位频率的频谱分量。　收稿日期：２００５一ｌＩ－２０　２００６年无线电工蠢弟３６叁弟６期　５１　维普资讯 http://www.cqvip.com

专题技术与工程应用　分型２种。　２鉴相器的实现　微分型鉴相器是在本地时钟的的上升（同相）沿　和下降（反相）沿分别采样输入数据获取２个样点，　在当输入数据电平发生反转时比较这２个样点，若　其符号一致，则表明本地时钟滞后于输入信号，应输　出超前脉冲，反之则输出滞后脉冲。　积分型鉴相器其实是一个“积分一采样一清除”　电路，在规定的时间内对输入进行积分，积分完了把　积累的电荷（能量）“倾倒”出来形成输出，输出的大　小与积分的结果成比例。具体地说就是在以本地时　钟为依据对输入的同相区间、反相区间（或称中相区　间）进行积分，积分区间如图２所示。积分器初值为　零，在积分区间输入信号的能量进行累加，在积分完　了时将积分值输出判决，同时将积分器清零。同相　积分输出判决及反相积分判决与微分型鉴相器一样　进行比较，最终形成超前或滞后脉冲以控制分频器。　输入信号　同相积分区间　反相积分区间　图２积分型鉴相器积分区间示意图　３　２种实现方式的比较　・微分锁相直接从基带信号的过零点中提取位　同步信息，对输入信号的能量未充分利用，当信噪比　较低时，过零点受干扰的影响较大。采样点的判决　受输入信号质量的影响大，信噪比损失严重。而积　分锁相使输出更准确，相当于对输入信号进行整形，　以时间的积累代替单点采样，是数字信号的最佳检　测电路，信号能量得以充分利用。故门限比微分锁　相要低，有更好的抗干扰性能。　・在现代通信系统中大都采用信道编码，若采　用的是卷积编码，则位同步提取的下一级为Ｖｉｔｅｒｂｉ　译码，积分型锁相的正相积分输出可直接送译码器，　这样对提高编码增益是有帮助的。　・微分锁相，电路（或逻辑）较为简单，故应用广　泛，并且有成熟的电路（如７４２９７）等。积分锁相，相　对来说电路较为复杂，但随着ＦＰＧＡ等可编程器件　的普及，加上积分锁相的优越的性能，这种位同步方　法的应用会越来越广泛。　４积分型数字锁相法的ＶｅｒＵｏｇｔｔＤＬ实现　下面给出一积分数字锁相的ＶｅｒｉｌｏｇＨＤＬ实现，　该程序在已用ＭｏｄｅｌＳｉｍ仿真通过，且在多个工程得　到应用。这里需要说明的是，本程序是对输入数据　进行１　ｂｉｔ量化后输入ＦＰＧＡ设计的，要获得积分型　数字锁相的更好的性能，可对输入信号进行Ａ／Ｄ转　换再送入ＦＰＧＡ。在此不再赘述。　ｍｏｄｕｌｅ　ｐｈａｓｅ（ｓｕｒｎｉ，ｅｌｋ，ｄｉｎ，ｃｌｋｌ６）；∥文件名ｐｈａｓｅ．ｖ　ｏｕｔｐｕｔ［３：ｏ３　ｓｕｍｉ；　∥同相积分输出　ｏｕｔｐｕｔ　ｅｌｋ；　∥完成同步的本地时钟　ｉｎｐｕｔ　ｄｉｎ　∥数据输入，信号的１　ｂｉｔ量化　ｉｎｐｕｔ　ｃｌｋｌ６；　∥数据速率的１６倍时钟　ｒｅｇ［３：０］ｓｕｍｉ；　ｒｅｇ［３：０］ｓｕｒｎｉｍｉｄ；　∥正相积分器　ｒｅｇ［３：０］ｓｕｒｎｑｍｉｄ；　∥反相积分器　ｒｅｇ　ｓｕｍｑｓｉｇｎ；　∥反相积分的符号判定位　ｒｅｇ　ｏｌｄｉ；　∥用于判定输入数据的跳变　ｒｅｇ　ｅｌｋ；　ｒｅｇ　ｃｌｋｏｌｄ；　ｒｅｇ［３：０］ｄｅｐａｒｔｌ６；　∥对１６倍钟的分频器　ｗｉｒｅ　ｄａｎｗｅｎ；　∥输入跳变时产生单稳信号　ｉｗｒｅ　ｓｉｇｎｇａｔｅ；　∥同相与反相符号的模２加　ｉｗｒｅ　ｚｈｉｈｏｕ；　∥滞后脉冲　ｗｉｒｅ　ｃｈａｏｑｉａｎ；　∥超前脉冲　ａｌｗａｙｓ＠（ｎｅｇｅｄｇｅ　ｅｌｋ１６）ｂｅｇｉｎ　∥用ｃｌｋｌ６下降沿对ｄｉｎ进行积分　０ｌｄｉ＜＝８ｕｍｉ［３］；　ｃｌｋｏｌｄ＜＝ｄｅｐａｒｔｌ６［３］；　ｉｆ（ｓｕｍｉｍｉｄ！＝４　ｂｌ１１１）　ｓｕｍｉｍｉｄ＜＝ｓｕｍｉｍｉｄ＋ｄｉｎ：　ｆｉ（ｓｕｍｑｍｉｄ！＝４　ｂｌ１１１）　ｓｕｍｑｍｉｄ＜＝ｓｕｍｑｍｉｄ＋ｄｉｎ：　ｆｉ（（ｃｌｋｏｌｄ＝＝０）＆＆（ｄｅｐａｒｔｌ６［３］＝＝１））　ｅｂｇｉｎ　／／ｅｌｋ的上升沿　ｓｕｍｉ＜＝ｓｕｍｉｍｉｄ；／／倾倒能量　ｓｕｍｉｍｉｄ＜＝０；　／／清零积分器　ｅｎｄ　ｉｆ（（ｃｌｋｏｌｄ＝＝１）＆＆（ｄｅｐａｒｔｌ６［３］＝＝０））　ｅｂｇｉｎ　／／ｅｌｋ的下降沿　ｓｕｍｑｓｉｇｎ＜＝ｓｕｍｑｍｉｄ［３］；／／倾倒能量　ｓｕｍｑｍｉｄ＜＝０；　／／清零积分器　ｅｎｄ　ｅｎｄ　ｓａｓｉｇｎ　ｄａｎｗｅｎ＝ｏｌｉｄ　ｓｕｍｉ［３］；　ｓａｓｉｎｇ　ｓｉｇｎｇａｔｅ＝ｓｕｍｉ［３］　ｓｕｍｑｓｉｎｇ；　ｓａｓｉｎｇ　ｃｈ８ｏｑｉａＩＩ＝ｄａｎｗｅｎ＆ｓｉｇｎｇａｔｅ；／／超前脉冲　维普资讯 http://www.cqvip.com

专题技术与工程应用　ａｓｓｉｇｎ　ｚｈｉｈｏｕ＝ｄａｎｗｅｎ＆！ｓｉｇｎｇａｔｅ；／／滞后脉冲　ｃｌｋｌ６　ｎ几几几几　］ｎ几几几几几几几几几几几几几　ｎ几几ｒ　ｄｉｎ　Ｉ　Ｉ　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ　ｅｌｋｌ６）　ｓｕｍｉｍｉｄ　．．．————］　ｂｅｇｉｎ　／／用上升沿采样调整脉冲可消除毛刺　ｓｕｍｑｍｉｄ　—　．１。．　—　ｉｆ（ｚｈｉｈｏｕ）ｂｅｇｉｎ　ｃｌｋ　ｌ　Ｉ　ｌ　ｓｕｍｉ［３】　ｌ　ｌ　ｄｅｐａｒｔｌ６＜＝ｄｅｐａｒｔｌ６＋２：　ｓｕｍｑｓｌｇｎ　ｄａｎｗｅｎ　厂　１　ｒ　∥多累加一个数，相当于向前调整相位　ｓｉｇｎｇａｔｅ　Ｉ　ｌ　ｅｎｄ　ｃｈａｎｑｉａｎ　Ｉ　ｒ　１　ｚｈｉｈｏｕ　ｒ　１　Ｉ　ｅｌｓｅ　ｉｆ（！ｃｈａｏｑｉａｎ）　ｄｅｐａｒｔ１　６　Ｉ４Ｉ５Ｉ６Ｉ７Ｉ８　ａＩｂＩｃＩｄＩｅＩｆ１０Ｉ１Ｉ２Ｉ３１４Ｉ５Ｉ６Ｉ７Ｉ８　Ｉ９ＩａＩｌ　ｅｂｇｉｎ　／／为１时少一次累加，向后调整相位　ＳＵｍＩ　ｒ　童　ｄｅｐａｒｔｌ６＜＝ｄｅｐａｒｔｌ６＋１；／／正常工作　ｅｎｄ　图３积分位同步仿真波形图　ｅｎｄ　ｌａｗａｙｓ＠（ｎｅｇｅｄｇｅ　ｅｌｋ１６）　５　结束语　ｅｌｋ＜－－－ｄｅｐａｒｔｌ６［３］；／／输出本地位同　以上积分位同步的ＶｅｒｉｌｏｇＨＤＬ实现在多个工程　步时钟　中得到了很好的应用。实践证明该方法是可行且高　ｅｎｄｍｏｄｕｌｅ　积分位同步实现的仿真波形如图３所示，从图　效的，并且由于使用了通用的ＨＤＬ语言，可移值性　中可以看出正相与反相积分器的积分过程，及在积　好。　．砉◆　分完了猝息时将能量赋于输出，同时还可看到在　参考文献　［１］樊昌信，詹道庸，徐炳祥等．通信原理［Ｍ］．北京：国防工　２个光标位置处，由于输入ｄｉｎ发生了跳变，并根据　业出版社，１９９５．　积分输出决定调整脉冲，调整了分频器的计数值，并　［２］王兰勋，荣民．一种位同步时钟提取方案及实现［Ｊ］．无　达到根据输入调整本地时钟相位的目的。这里需要　线电工程，２００３，３３（１０）：５９—６１．　补充的是，本程序是为了说明相位的调整过程而略　作者简介　去了如图１所示的中间方框中的低通滤波器，有兴　董立桥男，（１９７１一），中国电子科技集团第公司５４研究所工　趣的读者可进行完善。　程师。主要研究方向：通信研发。　（上接第４０页）　结果表明设备的总误差能够满足系统要求的　３试验结果　≤１０｜￡￡ｓ指标。得到设备部延时为：３３３．３４　。该时　延将在系统工作时扣除。　使用模拟信号源配合接收机完成系统的零值测　设备部随机误差为：３．９５　ｓ。该结果与误差分　定（在灵敏度电平下进行测试）。模拟信号源与发射　析结果相近。　机相比，除缺少一个功放，电路结构完全相同。因此　测定的零值完全能够等效真实系统的零值。模拟脱　４　结束语　钩信号由终端计算机控制，可同时记录系统的脱钩　伪随机码以其较强的抗干扰能力在通信、测控　时间的绝对时及接收机接收的脱钩时间的绝对时，　领域得到了较多的应用。试验证明，该项技术可应　上述２个绝对时的差值为系统的设备总延时。表１　用于靶场武器系统的精密测时系统中。　．砉．　给出了多次测量后设备的总延时及随机误差情况。　参考文献　表１设备总时延测试结果　［１］ＢＯＵＣＨＥＲＥＡＵ　Ｆ，ＢＲＡＤＹ　Ｄ．Ｍｕｌｔｉｐａｔｈ　Ｄｅｌａｙ　Ｅｓｔｉｍａｔｉｏｎ　记录　系统　记录　系统　记录　系统　Ｕｓｉｎｇ　ａ　Ｕｐｅｒｒｅｓｏｌｕｔｉｏｎ　ＰＮ－Ｃｏｒｒｅｈｔｉｏｎ　Ｍｅｔｈｏｄ【Ｊ　Ｊ．ⅢＥＥ　次数　时延　次数　时延　次数　时延　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ，２００１，４９（５）：９３８—９４９．　ｌ　３３３．６　８　３３３．６　ｌ５　３３４．Ｏ　［２］王钢，刘毅鹏．ＢＰＳＫ载波同步技术的研究［Ｊ］．通信技　２　３３４．２　９　３３７．８　１６　３３４．８　术，２００３，１３３（１）：２１—２２．　３　３３６．４　１０　３３３．２　１７　３３５．４　［３］赵树杰．信号检测与估计理论［Ｍ］．西安．电子科技大学　４　３３５．８　ｌｌ　３３７．８　ｌ８　３３２．２　出版社，２０００．　５　３３２．１　１２　３３６．２　１９　３３２．０　作者简介　６　３３２．４　１３　３３２．８　２０　３３５．２　马瑞平男，（１９６４一），中国电子科技集团公司第５４研究所高　７　３３３．２　１４　３３１．２　２１　３３７．２　级工程师。主要研究方向：雷达测控。　２００６年无线电工程弟３６舂弟６期　５３