维普资讯 http://www.cqvip.com ｊ ｉ 徽处理器的低功耗芯片设计技术 ■同济大学 周俊 林正浩 关键词 微处理器功耗低功耗芯片设计 随着半导体工艺的飞速发展和芯片工作频率的提高， 芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的 增大和可靠性的下降。因此，功耗已经成为深亚微米集成 电路设计中的一个重要考虑因素。为了使产品更具竞争 力，工业界对芯片设计的要求已从单纯追求高性能、小面 分，其功耗主要来自运算单元、总线和寄存器堆。除了上 述两部分，还有存储单元（Ｍｅｍｏｒｙ），控制部分和输入／输 出（Ｃｏｎｔｒｏｌ，Ｉ／Ｏ）。存储单元的功耗与容量相关。 积转为对性能、面积、功耗的综合要求。而微处理器作为 数字系统的核心部件，其低功耗设计对降低整个系统的功 耗具有重要的意义。 ２０００年年初，Ｔｒａｎｓｍｅｔａ公司推出了Ｃｒｕｓｏｅ处理器， ｌ＿Ｉ／０ 以其独特的低功耗设计技术和非凡的超低功耗表现，在业 界引起巨大轰动，引发了低功耗处理器设计的激烈竞争。 在２００６年的英特尔开发者论坛大会（Ｉｎｔｅｌ Ｄｅｖｅｌｏｐｅｒ 图１ 微处理器的功耗来源 Ｆｏｒｕｍ）上，英特尔展示了多款基于下一代技术的微处理 器。其中，Ｍｅｒｏｍ主要用于笔记本电脑，最大功耗仅有５ ｗ，而将于２００６年底上市的超低电压版Ｍｅｒｏｍ的功耗则 只有０．５ Ｗ；Ｃｏｎｒｏｅ主要面向台式机，其最大功耗为６５ Ｗ，远远低于现有Ｐｅｎｔｉｕｍ ４处理器的９５ Ｗ；服务器处理 器Ｗｏｏｄｃｒｅｓｔ的最大功耗为８Ｏ Ｗ，而现有的Ｘｅｏｎ处理器 的功耗为１１０ Ｗ。 如图２所示，ＣＭＯＳ电路功耗主要由３部分组成：电 路电容充放电引起的动态功耗，结反偏时漏电流引起的功 耗和短路电流引起的功耗。其中，动态功耗是最主要的， 占了总功耗的９Ｏ 以上 ，表达式如下： Ｐ—ａ×Ｃ ×Ｖ ×ｆ （１） 式中：厂为时钟频率，ｃ 为节点电容，ａ为节点的翻转概 率， 为工作电压。 本文首先介绍了微处理器的功耗来源，重点介绍了常 用的低功耗设计技术，并对今后低功耗微处理器设计的研 究方向进行了展望。 １ 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解它的 ，ｓＷ开关电流 功耗来源Ｉ】］。高层次仿真得出的结论如图１所示。 从图１中可以看出，时钟单元（Ｃｌｏｃｋ）功耗最高，因为 时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的 时钟负载；数据通路（Ｄａｔａｐａｔｈ）是仅次于时钟单元的部 内部（短路）电流 泄漏电流 图２ ＯＭＯＳ电路功耗的组成 ８羊疗杠 １ｌ｝入 禾诧应国＿皿田ｌ圃薯雹唧 ａｄｖ＠ｍｅｓｎｅｔ．ｃｏｍ．ｏｎ（广告专用） 维普资讯 http://www.cqvip.com ｌ 另一种常用的时钟技术就是可变频率时钟。它根据 ２ 常用的低功耗设计技术 低功耗设计是一个复杂的综合性课题。就流程而言， 系统性能要求，配置适当的时钟频率以避免不必要的功 耗。门控时钟实际上是可变频率时钟的一种极限情况（即 只有零和最高频率两种值），因此，可变频率时钟比门控时 钟技术更加有效，但需要系统内嵌时钟产生模块ＰＬＬ，增 加了设计复杂度。去年Ｉｎｔｅｌ公司推出的采用先进动态功 耗控制技术的Ｍｏｎｔｅｃｉｔｏ处理器，就利用了变频时钟系 统。该芯片内嵌一个高精度数字电流表，利用封装上的微 包括功耗建模、评估以及优化等；就设计抽象层次而言，包 括自系统级至版图级的所有抽象层次。同时，功耗优化与 系统速度和面积等指标的优化密切相关，需要折中考虑。 下面讨论常用的低功耗设计技术。 ２．１ 动态电压调节 由式（１）可知，动态功耗与工作电压的平方成正比，功 小电压降计算总电流；通过内嵌的一个３２位微处理器来 调整主频，达到６４级动态功耗调整的目的，大大降低了 功耗。 耗将随着工作电压的降低以二次方的速度降低，因此降低 工作电压是降低功耗的有力措施。但是，仅仅降低工作电 压会导致传播延迟加大，执行时间变长。然而，系统负载 是随时间变化的，因此并不需要微处理器所有时刻都保持 高性能。动态电压调节ＤＶＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ）技 ２．３并行结构与流水线技术 并行结构的原理是通过牺牲面积来降低功耗。将一 个功能模块复制为 （ ≥２）个相同的模块，这些模块并行 计算后通过数据选择器选择输出，采用二分频的并行结 构，如图４所示。 功能模块２ 术降低功耗的主要思路是根据芯片工作状态改变功耗管 理模式，从而在保证性能的基础上降低功耗。在不同模式 下，工作电压可以进行调整。为了精确地控制ＤＶＳ，需要 采用电压调度模块来实时改变工作电压，电压调度模块通 过分析当前和过去状态下系统工作情况的不同来预测电 路的工作负荷 ］。 功能模块１ ２．２ 门控时钟和可变频率时钟 ］ 图４ 采用二分频的并行结构 如图１所示，在微处理器中，很大一部分功耗来自时 钟。时钟是惟一在所有时间都充放电的信号，而且很多情 况下引起不必要的门的翻转，因此降低时钟的开关活动性 将对降低整个系统的功耗产生很大的影响。门控时钟包 括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块 时钟对时钟网络进行划分，如果在当前的时钟周期内，系 并行设计后，由于有多个模块同时工作，提高了吞吐 能力，可以把每个模块的速度降低为原来的１／ｎ。根据延 时和工作电压的线性关系，工作电压可以相应降低为原来 的１／ｎ，电容增大为原来的 倍，工作频率降低为原来的 １／ｎ，根据式（１）功耗降低为原来的１／ 。并行设计的关键 是算法设计，一般算法中并行计算的并行度往往比较低， 输一 统没有用到某些逻辑模块，则暂时切断这些模块的时钟信 号，从而明显地降低开关功耗。图３为采用“与”门实现的 时钟控制电路。门控寄存器时钟的原理是当寄存器保持 并行度高的算法比较难开发。例如：若原模块的功耗为 Ｐ—ａ×ＣＬ×Ｖ ×ｆ，采用二分频结构，由于增加了一个模 数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易 引起毛刺，必须对信号的时序加以严格限制，并对其进行 仔细的时序验证。 块和数据选择器，整个电容负载为２．２ ，工作频率为 ２，工作电压可以降为０．６ Ｖ，则其功耗为： Ｐ。 【ｅｌ—ａ×２．２Ｃ ×（０．６Ｖｄｄ） ×０．５ ｆ一０．３９６ Ｐ 由此可见，二分频并行结构在保持原有电路性能的同 时降低了６０ 的功耗。 流水线技术本质上也是一种并行。把某一功能模块 分成 个阶段进行流水作业，每个阶段由一个子模块来完 成，在子模块之间插入寄存器，如图５所示。若工作频率 不变，对某个模块的速度要求仅为原来的１／ｎ，则工作电 压可以降低为原来的１／ ，电容的变化不大（寄存器面积 占的比例很小），功耗可降低为原来的１／ｎ ，面积基本不 变，但增加了控制的复杂度。例如，若原模块的功耗为Ｐ 图３ 门控时钟和时钟网络 —ａ×ＣＬ×Ｖ ×ｆ，采用流水线技术，由于增加了寄存器， 整个电容负载为１．２ ＣＬ，工作频率不变，工作电压降为 …。 ～一… ，童 考￡士田、 维普资讯 http://www.cqvip.com ０．６ Ｖ，则其功耗为： Ｐ 一ａ×１．２ Ｃ ×（０．６ Ｖ ） ×ｆ一０．４３２ Ｐ 以上主要是从硬件的角度来实现功耗的降低。除了 硬件方法，通过软件方面的优化，也能显著地降低功耗。 例如：在Ｃｒｕｓｏｅ处理器中 ］，采用高效的超长指令 （ＶＩ ＩＷ）、代码融合（Ｃｏｄｅ Ｍｏｒｐｈｉｎｇ）技术、ＬｏｎｇＲｕｎ电源 由此可见，流水线技术能显著降低系统功耗。 管理技术和ＲｕｎＣｏｏｌｅｒ工作温度自动调节等创新技术，获 得了良好的低功耗效果。 ３微处理器的低功耗设计研究展望 功耗是微处理器设计长期面临的问题，分析当前的研 究状况，未来的低功耗微处理器设计研究有如下发展 图５流水线结构 趋势： 通过流水线技术和并行结构降低功耗的前提是电路 工作电压可变。如果工作电压固定，则这两种方法只能提 高电路的工作速度，并相应地增加了电路的功耗。在深亚 微米工艺下，工作电压已经比较接近阈值电压，为了使工 首先，系统级的低功耗设计研究。抽象层次越高，采 用低功耗技术功耗可降低的比例越大。 其次，面向功耗的软硬件协同设计。面向功耗的软硬 件协同设计可以获得功耗优化的系统架构，再配合有效的 功耗管理，可以大大降低最终的功耗。 再次，异步电路的研究。同步电路的时钟功耗在整个 系统的功耗中占了相当大的比例。异步逻辑无需全局时 钟，而是采用握手信号协调模块间的工作，减少了时钟驱 作电压有足够的下降空间，应该降低阈值电压；但是随着 阈值电压的降低，亚阈值电流将呈指数增长，静态功耗迅 速增加。因此，电压的下降空间有限。 ２．４低功耗单元库 设计低功耗单元库是降低功耗的一个重要方法，包括 调整单元尺寸、改进电路结构和版图设计。用户可以根据 动和同步电路中很多不必要的翻转，从而有效地降低了功 耗。然而，异步电路实现困难，且缺乏ＥＤＡ软件的支持， 因而还有待于进一步的研究。 负载电容和电路延时的需要选择不同尺寸的电路来实现， 这样会导致不同的功耗，因此可以根据需要设计不同尺寸 的单元。同时，为常用的单元选择低功耗的实现结构，如 ４ 结 论 本文介绍了低功耗微处理器的研究现状，讨论了几种 触发器、锁存器和数据选择器等。 常用的微处理器低功耗设计技术，展望了低功耗微处理器 ２．５低功耗状态机编码 状态机编码对信号的活动性具有重要影响，通过合理 选择状态机状态的编码方法，减少状态切换时电路的翻 转，可以降低状态机的功耗。其原则是：对于频繁切换的 设计研究的发展趋势。随着对高性能和移动计算需求的 进一步增长，微处理器的低功耗设计研究已经成为处理器 设计的一个重要研究方向。开展微处理器的低功耗研究， 对我国集成电路产业的发展具有重要意义。●墨 参考文献 ［１］Ｖｉｖｅｋ Ｔｉｗａｒｉ，Ｄｅｏ Ｓｉｎｇｈ，Ｓｕｒｅｓｈ Ｒａｊｇｏｐａｌ，ｅｔ ａ１．Ｒｅｄｕｃｉｎｇ Ｐｏｗｅｒ ｉｎ Ｈｉｇｈ—ｐｅｒｆｏｒｍａｎｃｅⅣＩｉｃｒ０ｐｒ０ｃｅｓｓ０ｒｓ．３５ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ １９９８． 相邻状态，尽量采用相邻编码。例如：Ｇｒａｙ码在任何两个 连续的编码之间只有一位的数值不同，在设计计数器时， 使用Ｇｒａｙ码取代二进制码，则计数器的改变次数几乎减 少一半，显著降低了功耗；在访问相邻的地址空间时，其跳 变次数显著减少，有效地降低了总线功耗。 ［２］Ｙｅａｐ Ｇ．Ｐｒａｃｔｉｃａｌ Ｌｏｗ Ｐｏｗｅｒ Ｄｉｇｉｔａｌ ＶＬＳＩ Ｄｅｓｉｇｎ．Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ。ＵＳＡ。１９９８． ２．６ Ｃａｃｈｅ的低功耗设计 作为现代微处理器中的重要部件，Ｃａｃｈｅ的功耗约占 Ｅ３］Ｔｒｅｖｏｒ Ｐｅｒｉｎｇ，Ｔｏｍ Ｂｕｒｄ，Ｒｏｂｅｒｔ Ｂｒｏｄｅｒｓｅｎ．Ｄｙｎａｍｉｃ Ｖｏｌｔ— ａｇｅ Ｓｃａｌｉｎｇ ａｎｄ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ ａ Ｌｏｗ—ＰｏｗｅｒⅣＩｉｃｒ０ｐｒ０ｃｅｓｓ０ｒ 整个芯片功耗的３０ ～６０ ，因此设计高性能、低功耗的 Ｃａｃｈｅ结构，对降低微处理器的功耗有明显作用。Ｃａｃｈｅ Ｓｙｓｔｅｍ．ｈｔｔｐ：／／ｃｉｔｅｓｅｅｒ．ｎｊ．ｎｅｅ．ｃｏｍ／ｐｅｒｉｎｇ９８ｄｙｎａｍｉｃ．ｈｔｍ１． ［４］ＥｍｎｅｔｔＦ，ｉｅｇｅｌＭ Ｂ．Ｐｏｗｅｒ ｒｅｄｕｃｔｉｏｎ ｔｈｒｏｕｇｈ ＲＴＬ ｃｌｏｃｋ ｇａ— ｒｉｎｇ．Ｓｙｎｏｐｓｙｓ Ｕｓｅｒｓ Ｇｒｏｕｐ，Ｓａｎ Ｊｏｓｅ，２０００． 低功耗设计的关键在于降低失效率，减少不必要的操作。 通常用来降低Ｃａｃｈｅ功耗的方法有以下两种：一种是从 ［５］Ａｌｅｘａｎｄｅｒ Ｋｌａｉｂｅｒ．Ｔｈｅ Ｔｅｃｈｎｏｌｏｇｙ Ｂｅｈｉｎｄ Ｃｒｕｓｏｅ Ｐｒｏｃｅｓ— ｓｏｒｓ．Ｔｒａｎｓｍｅｔａ Ｃｏｒｐｏｒａｔｉｏｎ，２ＯＯ０．ｗｗｗ．ｔｒａｎｓｍｅｔａ．ｃｏｒｎ． 存储器的结构出发，设计低功耗的存储器，例如采用基于 ＣＡＭ的Ｃａｃｈｅ结构；另一种是通过减少对Ｃａｃｈｅ的访问 次数来降低功耗。 羁镘ｔ碗缶研曼耋 圭妥珂｝莞方自相起氛魏棱条茂曳辫设许 ｜ ＼ 硐ｑ弼｛收稿镊耘、钓Ｑ《 码每’ 氇 ‘．２ ｊ １ ｎ 聋 “ 喜 鑫 刍埔 口＾ｖ ｒｎ ｐｔ＾ｎｒｎ ｒｎｆ广告专用１
