应用
z 窄波段低功率UHF无线数据发送和接
收器，信道空间可低至12.5和25kHz z 402 / 424 / 426 / 429 / 433 / 447 / 449 /
469 / 868 and 915 MHz ISM/SRD波段系统
产品描述
CC1020 是一台被设计为非常低功率和非常低电压无线应用的真正的单片UHF收发器。电路主要设计为ISM (工业, 科学和医疗) 和SRD (短距离设备) 频带在402, 424, 426, 429, 433, 447, 449, 469, 868 和915 兆赫, 但能容易被编程为多信道操作并其频率在402 - 470 和804 - 940 兆赫范围。
CC1020 特别适用于窄频带系统以12.5 或25 千赫信道间隔并遵照ARIB STD T-67 和EN 300 220 。
CC1020 主要操作参数能通过连续总线来
特点
z 真正的单片UHF RF收发器
z 频率范围为402 MHz -470MHz和804
MHz - 940 MHz
z 高灵敏度（对12.5kHz信道可达
-118dBm）
z 可控的输出功率
z 低电流消耗（RX：19.9mA） z 低供给电压（2.3V到3.6V） z 无需外部IF滤波器 z 只需要极少的外部元件 z 体积小（QFN 32封装） z Pb-free数据包
z 数字RSSI和载波感应指示器
z AMR-自动仪表读取 z 无线警报和安全系统 z 住宅自动化 z 低功率遥感勘测
配置, 因而CC1020是 一台非常灵活和容易使用的收发器。
在一个典型的系统里，CC1020和一个微控制器及若干被动元件一起使用。
CC1020 基于0.35um CMOS的 Chipcon的 SmartRF-2 技术。
z 可达到15.6kBaud的数据率 z OOK,FSK和GSFK数据调制 z 集成的位同步装置 z 镜像拒斥混频器
z 可控频率和AFC使不使用TCXO的晶体温度漂移补偿成为可能 z 对频率跳跃系统适用
z
与遵照EN 200 220 ， FCC CFR47第15部分 和ARIB STD-T67标准的系统相配
z 可获得开发工具包
z
易于使用的软件用来产生CC1020配置数据
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目录
1． 缩写词 ……………………………………………………………………………… 4 2． 绝对最大等级 ……………………………………………………………………… 5 3． 工作条件 …………………………………………………………………………… 5 4． 电气规范 …………………………………………………………………………… 5
4.1．RF发送部分 …………………………………………………………………. 6 4.2．RF接收部分 …………………………………………………………………. 7 4.3．RSSI/载波感应部分 …………………………………………………………. 10 4.4．IF部分 ……………………………………………………………………….. 10 4.5．晶体振荡器部分 ……………………………………………………………... 10 4.6．频率合成器部分 ……………………………………………………………... 11 4.7．数字输入/输出 ……………………………………………………………….. 12 4.8．电流消耗 ……………………………………………………………………... 13 5．引脚功能 ……………………………………………………………………………. 14 6．电路描述 ……………………………………………………………………………. 15 7．应用电路 ……………………………………………………………………………. 16 8．配置概述 ……………………………………………………………………………. 19 8.1．配置软件 ……………………………………………………………………… 19 9．微控制器接口 ………………………………………………………………………. 20 9.1．4线串行配置接口 ……………………………………………………………. 21 9.2．信号接口 ……………………………………………………………………… 22 10．数据率控制 ………………………………………………………………………... 25 11．频率控制 …………………………………………………………………………… 26 11.1．抖动 …………………………………………………………………………... 27 12．接收器 ……………………………………………………………………………… 27
12.1．IF频率 ……………………………………………………………………….. 27 12.2．接收器信道滤波带宽 ………………………………………………………... 28 12.3．解调器，位同步器和数据决定 ……………………………………………... 29 12.4．接收器灵敏度对比数据率和频率分离 ……………………………………... 29 12.5．RSSI …………………………………………………………………………… 30 12.6．映像拒斥校准 ……………………………………………………………….... 32 12.7．模块和选择性 ……………………………………………………………….... 34 12.8．线形IF链和AGC设定 ……………………………………………………… 35 12.9．AGC设定 ……………………………………………………………………... 36 12.10．前导长度和同步词汇 ……………………………………………………….. 37 12.11．载波感应 …………………………………………………………………….. 37 12.12．自动功率上升序列 ………………………………………………………….. 37 12.13．自动频率控制 ……………………………………………………………….. 39 12.14．数字FM ……………………………………………………………………… 39 13．发送器 ………………………………………………………………………………. 40
13.1．FSK调制格式 ………………………………………………………………… 40 13.2．输出功率控制 ………………………………………………………………… 41
13.3．降低的寄生辐射和调制带宽 ………………………………………………… 42 14．输入/输出匹配和滤波 ……………………………………………………………… 43
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15．频率合成器 ………………………………………………………………………. 45
15.1．VCO，负荷泵和PLL回路滤波器 ……………………………………….. 45 15.2．VCO和PLL自校准 ………………………………………………………. 46 15.3．PLL开启事件对比回路滤波带宽 ………………………………………… 49 15.4．PLL锁定时间对比回路滤波带宽 ………………………………………… 50 16．VCO和LNA电流控制 …………………………………………………………. 50 17．功率管理 …………………………………………………………………………. 50 18．开-关键控（OOK）………………………………………………………………. 52 19．晶体振荡器 ………………………………………………………………………. 53 20．内置测试式样发生器 ……………………………………………………………. 54 21．引脚DCLK上的中断 …………………………………………………………… 55
21.1．PLL锁定上的中断 ………………………………………………………… 55 21.2．接收信号载波感应上的中断 ……………………………………………… 56 22．PA_EN和LNA_EN数字输出引脚 …………………………………………….. 56
22.1．连接外部LNA或PA ………………………………………………………. 56 22.2．一般用途输出控制引脚 …………………………………………………… 56 22.3．PA_EN和LNA_EN引脚驱动 ……………………………………………. 56 23．系统考虑和指导方针 ……………………………………………………………. 57 24．PCB布局建议 …………………………………………………………………… 58 25．天线考虑 …………………………………………………………………………. 59 26．配置寄存器 ………………………………………………………………………. 59
26.1．CC1020寄存器概述 ………………………………………………………. 60 27．安装描述（QFN 32）…………………………………………………………….. 80
27.1．安装标识 …………………………………………………………………… 81 27.2．推荐安装PCB设计（QFN 32）…………………………………………… 82 27.3．安装热特性 ………………………………………………………………… 82 27.4．焊接信息 …………………………………………………………………… 82 27.5．塑料管规格 ………………………………………………………………… 82 27.6．载波带和轴规格 …………………………………………………………… 82 28．分类信息 ………………………………………………………………………….. 83 29．总体信息 ………………………………………………………………………….. 83 30．地址信息 ………………………………………………………………………….. 85
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1．缩写词
ACP 邻近信道功率 ACR 邻近信道拒斥 ADC 模数转换器 AFC 自动频率控制 AGC自动增益控制 AMR 自动仪表读取 ASK 振幅移位控制 BER 位误差率 BOM 材料清单 bps 位每秒
BT 带宽时间乘积（对GFSK） ChBW 接收信道滤波带宽 CW 连续波
DAC 数模转换器 DNM 不安放
ESR 等效串联电阻
FHSS 频率跳动传播频谱 FM 频率调制 FS 频率合成器 FSK频率移位控制
GFSK 高斯频率移位控制 IC 集成电路 IF 中间频率
IP3 第三类截取点 ISM 工业科学医疗 kbps 千比特每秒
LNA 低噪声放大器
LO 局部振荡器（接收模式） MCU 微控制器单元 NRZ 不返回到0 OOK 开-关键控 PA 功率放大器
PD 相位侦测/功率下降 PER 数据包误差率 PCB 印制电路板
PN9 伪随机位序列（9位） PLL 相位锁定回路 PSEL 程序选择 RF 射频
RSSI 接收信号强度指示器 RX 接收（模式） SBW 信号带宽 SPI 连续外围接口 SRD 短距离设备 TBD 待决定/定义
T/R 发送/接收（转换） TX 发送（模式） UHF 极高频
VCO 电压控制振荡器 VGA 可变增益放大器 XOSC 晶体振荡器 XTAL 晶体
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2．绝对最大等级
表1给出的绝对最大等级在任何情况下都不能违背。强度超过一个或多个限制值会对设备造成永久的损坏。
参数
供给电压，VDD 任一数字脚上的电压
最小值
最大值
单位
条件
-0.3 5.0 V 所有供给引脚必须有相同的电压
-0.3 VDD+0.3, V 最大值5.0
10 dBm -50 150 °C 250 °C 5 85 %
±1 ±0.4
kV kV
表1 绝对最大等级
标准：IPC/JEDEC J-STD-020B
所有衬垫，不包括RF RF 衬垫
输入RF等级 存储温度范围 封装体温度 不冷凝湿度 ESD
（ 人体模型）
回流最高点焊接温度（体温度）根据IPC/JEDEC J-STD-020B“非密封固体状态表面装配设
备湿气/回流灵敏度分类”指定。
注：SD灵敏的设备。为了预防操作损坏，当处理
这类设备时必须使用防范措施。
3．工作条件
CC1020的工作条件如表2所示。
参数 RF频率范围 工作环境温度范围 供给电压
最小值 402 804
-40 典型值
最大值 940
单位 MHz
条件/注意
每阶<300Hz时可控 每阶<300Hz时可控
470 MHz
85 °C
2.3 3.0 3.6 V 相同的供给电压应该用在数字
（DVDD）和模拟（AVDD）功率上 为满足ARIB STD T-67灵敏度和输出功率容差要求，建议供给为3.0±0.1V
表2 工作条件
4．电气规范
表3和表10给出了CC1020的电气规范。所有测量均使用2层PCB CC1020EMX参考设计。 测试电路同图3一样。温度=25°C，供给电压=AVDD=DVDD=3.0V，若其他值未给定。晶体频率=14.7456MHz。
868 MHz下的电气规范对902-928MHz频率范围下也适用。
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4.1．RF发送部分
参数 发送数据率
最小值
典型值
最大值
单位
条件/注意
此数据率可控。见25页10节。NRZ或曼切斯特编码可用。153.6 kBaud等于使用NRZ编码的153.6kbps和使用曼切斯特编码的76.8kbps。见22页9.2节。
OOK下的最小数据率为2.4kBaud。
二进制FSK频率分隔
0 0
108 kHz
216
kHz
402-470MHz范围下 804-940MHz范围下 108/216kHz为1.84MHz参考频率下的最大保证分隔。更大的参考频率下可得到更大的分隔。
当使用14.7456MHz晶体和REF_DIV=1时在112.5/225Hz阶下频率分隔是可控的。见26页11节。
输出功率 433MHz 868MHz
-20到+10-20到+5
输出功率容差
-4 +3
谐波，辐射的CW
2次谐波，433 MHz，+10 dBm 3次谐波，433 MHz，+10 dBm 2次谐波，433 MHz，+5 dBm 3次谐波，433 MHz，+5 dBm 邻近信道功率（GFSK） 12.5kHz信道间隔，433 MHz 25kHz信道间隔，433 MHz 25kHz信道间隔，868MHz
-50 -50 -50 -50 -46 -52 -49
dB dB dBc dBc dBc dBc dBc dBc dBc
dBm dBm
发送到50欧单端负载。输出功率可控且在任何工作条件下433MHz/868MHz时都不可超过+10/+5dBm（参考CC1020勘误表003）。见43页14节。在最大输出功率下 在2.3V，+85°C 在3.6V，-40°C
根据EN300 220，谐波作为EIRP值被测量。天线（
SMAFF-433
和
SMAFF-868）发挥了削弱谐波的作用。
对12.5kHz信道间隔，ACP在±12.5kHz偏移时在±4.25kHz带宽下测量。调制：2.4kBaud NRZ PN9序列，±2.025KHz频率背离。
对25kHz信道间隔，ACP在±25kHz偏移时在±8.5kHz带宽下测量。调制：4.8kBaud NRZ PN9序列，±2.475KHz频率背离。
被占用带宽（99.5%，GFSK）
对总平均功率99.6%的带宽
0.45 153.6 kBaud
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12.5kHz信道间隔，433 MHz 25kHz信道间隔，433 MHz 25kHz信道间隔，868MHz
7.5 9.6 9.6
kHz kHz kHz
对12.5 kHz信道间隔的调制：2.4kBaud NRZ PN9序列，±2.025KHz频率背离。 对25 kHz信道间隔的调制：4.8kBaud NRZ PN9序列，±2.475KHz频率背离。
调制带宽，868MHz
19.2kBaud, ±9.9kHz频率背离 38.4kBaud, ±19.8kHz频率背离 寄生辐射，辐射的CW 47-74, 87.5-118, 174-230, 470-862 MHz 9 kHz – 1 GHz 1 – 4 GHz
48 106
kHz kHz
调制的功率包迹等于-36dBm处的带宽。频谱分析器RBW=1kHz。
最大输出功率下，433/866MHz时+10/+5dBm 为符合EN 300 220，FCC CFR47第15部分和ARIB STD T-67一个外部（天线）滤波器，如图25的应用电路中，必须用在每个单独的设计上来减少波段外的寄生辐射等级。
根据EN 300 220寄生辐射当作EIRP值来测量。天线（
R.W.Bandland
的
SMAFF-433和SMAFF-868）发挥了削弱谐波的作用。
dBm -54 -36 -30
dBm dBm
最优负载阻抗 433 MHz 868 MHz 915 MHz
54 + j44 15 + j24 20 + j35
欧 欧 欧
发送模式。匹配特性见43页14节。
表3 RF发送参数
4.2．RF接收部分
参数
接收器灵敏度，433MHz，FSK
12.5kHz信道间隔，优化的灵敏度，±2.475kHz频率背离 12.5kHz信道间隔，优化的灵敏度，±2.025kHz频率背离 25kHz信道间隔
500kHz信道间隔
接收器灵敏度，868MHz，FSK
最小值
典型值 -114 -118 -112 -96 -116
最大值
单位 dBm dBm dBm dBm dBm
条件/注意
灵敏度用BER=0.001下的PN9序列来测量
12.5kHz信道间隔：
2.4kBaud，曼切斯特编码数据。
25kHz信道间隔：
4.8 kBaud，NRZ编码数据，±2.475kHz频率背离。 500kHz信道间隔：
153.6kBaud，NRZ编码数据，±72kHz频率背离。
其他数据率下的典型灵敏度见表19和表20。
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12.5kHz
信道间隔，
-111 -94
dBmdBm
±2.475kHz频率背离 25kHz信道间隔 500kHz信道间隔
接收器灵敏度，433MHz，OOK 2.4kBaud 153.6 kBaud
接收器灵敏度，868MHz，OOK 4.8kBaud 153.6 kBaud
饱和度（最大输入等级） FSK和OOK 系统噪声带宽
9.6307.2
噪声数字，层叠的 433和868MHz 输入IP3
433 MHz，12.5kHz信道间隔 868MHz，25kHz信道间隔
-23 -18 -16 -18 -15 -13
12.5kHz信道间隔，433 MHz 2kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 邻近信道拒斥（ACR） 12.5kHz信道间隔，433 MHz 2kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 映像信道拒斥 433/868MHz
无I/Q增益和相位校准 I/Q增益和相位校准 灵敏度
12.5kHz信道间隔，433 MHz 2kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 模块/减敏现象
41 39
dB dB
49/52 37 32 -11 -11
dBmdBmdBmdBmdBmdBmdB dB
dB 32 要求高于灵敏度等级3dB，工作频率
dB dB
26/31 dB 要求高于灵敏度等级3dB，映像频率
dB
的CW干扰发射台，BER=0.001 校准之后的映像拒斥决定于温度和供给电压。参考32页12.6节。
dB 41 要求高于灵敏度等级3dB。CW干扰
发
射
台
在±1MHz
内
以
12.5kHz/25kHz阶被扫描。邻近信道和映像信道不包括在内。
的FM干扰发射台（1kHz正弦，±2.5kHz背离），BER=0.001 二品质测试（+10 MHz和+20 MHz）LNA2最大增益 LNA2中间增益 LNA2最小增益 LNA2最大增益 LNA2中间增益 LNA2最小增益
的FM干扰发射台（1kHz正弦，±2.5kHz背离），BER=0.001
到
-116 -81 -107 -87
dBmdBm dBmdBm
灵敏度用BER=0.001下的PN9序列来测量
曼切斯特编码数据。
其他数据率下的典型灵敏度数值见表27。
FSK : 曼切斯特/NRZ编码数据 OOK : 曼切斯特编码数据 BER=0.001
kHz 接收器信道滤波器6dB带宽可控，
从9.6kHz到307.2kHz。见28页12.2节。
7 dB NRZ编码数据
10 dBm
dB 要求高于灵敏度等级3dB，工作频率联合信道拒斥，FSK和OOK -11 50/57 dB 要求高于灵敏度等级3dB，CW干扰
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433/868MHz ± 1 MHz ± 2 MHz ± 5 MHz ± 10 MHz 映像频率抑制 433/868MHz
无I/Q增益和相位校准 I/Q增益和相位校准
64/71 64/71 75/78
dB dB dB
发射台在±1、2、5和10MHz偏移。BER=0.001。433/868MHz12.5kHz/25kHz信道间隔。
符合EN300 220,class 2接收器要求。
下的
在要求信道中对一个在映像频率下的信号在灵敏度之间的通信。映像频率为RF-2 IF。信号源为一个2.4kBaud，曼切斯特编码数据，±2.025kHz频率背离，信号等级为BER=0.001.
伪接收 40 dB 在要求信道中对一个在非要求频率
下的信号在灵敏度之间的通信。映像频率为RF-2 IF。信号源为一个2.4kBaud，曼切斯特编码数据，±2.025kHz频率背离，在所有100MHz-2GHz之间的频率范围内被扫描。信号等级为BER=0.001.
互调拒斥(1)
12.5kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 互调拒斥(2)
12.5kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz LO渗漏，433/868 MHz VCO渗漏
寄生辐射，辐射的CW 9 kHz – 1 GHz 1 – 4 GHz 输入阻抗
433 MHz 868 MHz
30 dB 要求高于灵敏度等级3dB，2个CW
30
dB
干扰发射台在+2Ch和+4Ch下，其中Ch位信道间隔12.5kHz或25kHz。BER=0.01
56 dB 要求高于灵敏度等级3dB，2个CW
55
<-80/-66dB
dBm
干扰发射台在+10 MHz和+20 MHz偏移下。BER=0.01
VCO频率在1608-1880MHz之间 遵守EN 300 220, FCC CFR47 part 15 and ARIB STD T-67。
根据EN 300 220，寄生辐射作为EIRP值被测量。
58-j10
54-j22
欧 欧
接收模式。见43页14节。
-64 dBm <-60 dBm<-60
dBm
匹配的输入阻抗，S11
433 MHz 868 MHz
-14 dB 使用匹配网络的应用电路。接收模
-12
39-j14
32-j10
dB 欧 欧
式。见43页14节。
匹配的输入阻抗
433 MHz 868 MHz
使用匹配网络的应用电路。接收模式。见43页14节。
位同步偏移 8000 Ppm 被6dB降低（只同步模式）的位同
步电路忍受的最大比特率偏移。
4 Baud8
Baud
数据潜伏物 NRZ模式
从对发送器DIO脚上的数据计时到接收器DIO脚上的数据可用的时间
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曼切斯特模式
表4 RF接收参数
4.3．RSSI/载波感应部分
参数
RSSI动态范围 RSSI精度 RSSI线性性 RSSI连接时间
2.4 kBaud, 12.5 kHz 信道间隔 4.8 kBaud, 25 kHz信道间隔 153.6 kBaud, 500 kHz信道间隔
最小值
典型值
最大值
单位
条件/注意
12.5和25kHz信道间隔 见30页12.5节
更短的RSSI连接时间带来更低的RSSI精度。见30页12.5节。
通过增加接收器信道滤波带宽，更短的RSSI连接时间也可带来降低的灵敏度和选择性。
载波感应可控范围 邻近信道载波感应
12.5 kHz信道间隔
25 kHz信道间隔
精确度如对RSSI
在载波感应等级-110dBm，在邻近信道的FM干扰发射台（1kHz正弦，±2.5kHz背离）。
邻近信道载波感应通过在邻近信道和载波感应在哪个等级的观测上应用一个信号来测量。
伪载波感应
在载波感应等级-110dBm，100MHz-2GHz。邻近信道和映像信道不包括在内。
表5 RSSI/载波感应参数
4.4．IF部分
参数
中间频率（IF） 数字信道滤波带宽 AFC决定
最小值
典型值
最大值
单位
条件/注意 见27页12.1节
信道滤波器6dB带宽在9.6kHz到307.2kHz间可控。见28页12.2节。 在2.4kBaud
以Baud率/16给出。见39页12.13节
表6 IF部分参数
4.5．晶体振荡器部分
参数 晶体振荡频率
最小值
典型值
最大值
单位
条件/注意
推荐频率为14.7456 MHz。见53页19节
参考频率精度要求
433MHz(EN 300 220) 868MHz(EN 300 220)
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为符合EN 300 220 在433/868 MHz 下25kHz信道间隔，必须小于±5.7/±2.8ppm。
为符合日本12.5kHz信道间隔规范（ARIB STD T-67），必须小于±4ppm。注意：参考频率精度(初始容差)和漂移（老化和温度依赖）将决定发送信号的频率精度。
晶体振荡器温度补偿可通过使用精细阶PLL频率控制和AFC特性完成。见39页12.13节。
晶体操作 晶体负载电容
C4和C5为负载电容。见53页19节。建议4.9-6MHz, 22 pF 建议6-8MHz, 16 pF 建议8-19.6MHz, 16pF
晶体振荡器起始时间
4.9152 MHz, 12 pF负载 7.3728 MHz, 12 pF 负载 9.8304 MHz, 12 pF 负载 14.7456 MHz, 16 pF负载 17.2032 MHz, 12 pF负载 19.6608 MHz, 12 pF 负载
外部时钟信号驱动， 正弦波
外部时钟信号必须连接在XOSC_Q1上，使用DC模块。使用带低振幅的外部时钟信号或一个晶体时，置INTERFACE
外部时钟信号驱动， 满摆动数字外部时钟
寄
存
器
中
XOSC_BYPASS=0
外部时钟信号必须连接在XOSC_Q1上。不应该使用DC模块。使用满摆动数字外部时钟时，置INTERFACE寄存器中XOSC_BYPASS=1.
表7 晶体振荡参数
4.6．频率合成器部分
参数
相位噪声，402-470 MHz 12.5kHz信道间隔
最小值
典型值
最大值
单位
条件/注意 未调制载波 对载波12.5kHz偏移 对载波25kHz偏移 对载波50kHz偏移 对载波100kHz偏移 对载波1MHz偏移
使用表13给出的回路滤波器元件测量。对更大的PLL回路滤波器带宽，相位噪声会更高。
相位噪声，804-940 MHz
未调制载波
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25kHz信道间隔
对载波12.5kHz偏移 对载波25kHz偏移 对载波50kHz偏移 对载波100kHz偏移 对载波1MHz偏移
使用表13给出的回路滤波器元件测量。对更大的PLL回路滤波器带宽，相位噪声会更高。
PLL回路带宽
12.5kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz PLL锁定时间(RX/TX转换时间)
12.5kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 500 kHz信道间隔
PLL开启时间。从功率降低模式，且晶体振荡器运行。 12.5kHz信道间隔，433 MHz 25kHz信道间隔，868 MHz 500 kHz信道间隔
表8 频率合成器参数
从写入寄存器到±10%的信道间隔的时间。决定于回路滤波器元件值和PLL_BW寄存器设定。见49页表25。
对RF频率307.2kHz频率阶，在±10%的信道间隔内。决定于回路滤波器元件值和PLL_BW寄存器设定。见50页表26。
在PLL和VCO校准之后。 PLL回路带宽可控。
4.7．数字输入/输出
参数
逻辑 “0”输入电压 逻辑 “1”输入电压 逻辑 “0”输出电压
最小值
典型值
最大值
单位
条件/注意
输出电流-2.0mA, 3.0V供给电压
逻辑 “1”输出电压
输出电流2.0mA, 3.0V供给电压
逻辑 “0”输入电流
输入信号等于GND.
PSEL有一个内部上拉电阻器，在配置期间电流为-350uA.
逻辑 “1”输入电流 DIO建立时间
输入信号等于VDD
TX模式，最小时间DIO必须在DCLK的正边缘之前准备好。数据必须在DCLK的负边缘建立。
DIO保持时间
TX模式，最小时间DIO必须在DCLK的正边缘之后保持。数据必须在DCLK的负边缘建立。
连
续
接
口和
见22页表14
(PCLK,PDI,PDOPSEL)定时特性
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引
脚
驱
源电流
LNA_EN上为0 V, PA_EN 脚 LNA_EN上为0.5 V, PA_EN脚 LNA_EN上为1.0 V, PA_EN脚 LNA_EN上为1.5 V, PA_EN脚 接收端电流
LNA_EN上为3.0 V, PA_EN 脚 LNA_EN上为2.5 V, PA_EN脚 LNA_EN上为2.0 V, PA_EN脚 LNA_EN上为1.5 V, PA_EN脚 见57页图36。
表9 数字输入/输出参数
动， LNA_EN,PA_EN
4.8．电流消耗
参数 功率降低模式 电流消耗，
接收模式433和868MHz 电流消耗，
发送模式433/868MHz： P = −20 dBm P = −5 dBm P = 0 dBm P = +5 dBm
P = +10 dBm（只对433 MHz）
电流消耗，晶体振荡器 电流消耗，晶体振荡器和偏压
电流消耗，晶体振荡器，偏压和合成器
表10电流消耗参数
14.7456 MHz, 16 pF负载晶体 14.7456 MHz, 16 pF负载晶体 14.7456 MHz, 16 pF负载晶体
输出功率传送至50欧单端负载。见41页13.2。
最小值
典型值
最大值
单位
条件/注意 振荡器中心关闭
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5．引脚功能
表11提供了CC1020引脚结构的视图。CC1020为QFN32型封装（详情见80页）
图1 CC1020
封装（顶视图）
引脚号
引脚名
引脚类型 地(模拟) 数字输入 数字输入 数字输出 地(数字) 功率（数字） 地(数字) 数字输出 数字输入/输出
描述
暴露的刚性连接垫。必须焊接在硬地面上，因为这是所有模拟模块的接地。见58页。
1 2 3 4 5 6 7 8 9 控制SPI配置接口的时钟 控制SPI配置接口的数据输入 控制SPI配置接口的数据输出 数字模块和数字I/O的接地
数字模块和数字I/O的功率供给（典型值3V） 数字模块（底层）的接地 接收和发送模式的时钟。 可用作异步模式下的接收数据输出
发送模式下的数据输入；接收模式下的数据输出。 也可用来开始接收时的功率上升序列
数字输出 PLL锁定指示器，活动为低。当PLL锁定时输出被声明
（低）。引脚可用作一般数字输出，或同步NRZ/曼切斯特模式的接收数据输出。
10 11 12 13 14 15 16 模拟输入 模拟输出 功率（模拟） 数字输出 数字输出 功率（模拟）
晶体振荡器或外部时钟输入 晶体振荡器
晶体振荡器的功率供给（典型值3V）
一般数字输出。可用来控制外部LAN，若需要更高的灵敏度。
一般数字输出。可用来控制外部PA，若需要更高灵敏度。总体偏压产生器和IF反别名滤波器的功率供给（典型值
- 功率（模拟） IF VGA的功率供给（典型值3V）
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3V）
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 模拟输出 RF输入 RF输出 功率（模拟） 功率（模拟） 模拟输入 地（模拟） 功率（模拟） 模拟输出 地（数字） 功率（数字） 数字输入
外部精度偏压电阻器（82千欧，±1%） 从天线（外部AC-耦合）的RF信号输入 对天线的RF信号输出
对LO缓冲器、混频器、预测量器和第一PA阶段的功率供给（典型值3V）
对VCO的功率供给（典型值3V） 来自外部回路滤波器的VCO控制电压 模拟模块（防护）的接地（0V）
负荷泵和相位侦测器的功率供给（典型值3V） 到外部回路滤波器的PLL负荷泵 数字模块（防护）的接地（0V） 数字模块的功率供给连接（典型值3V）
对配置接口，控制芯片选择，活动为低。内部上拉电阻器。表11 引脚分配概述
功率（模拟） LNA输入阶段的功率供给（典型值3V） 功率（模拟） LNA的功率供给（典型值3V）
功率（模拟） ADC的3V参考输入
功率（模拟） ADC的3V参考输入
注：
DCLK,DIO和LOCK为功率降低（主寄存器中BIAS_PD=1）下的高阻抗（3-状态）。
6．电路描述
暴露的刚性连接垫必须焊接在硬地面上，因为这是芯片的主接地。
图2 CC1020简化框图
CC1020的简化框图如图2所示。只画出了信号引脚。
CC1020特征为一个低IF接收器。接收RF信号通过低噪声放大器（LNA和LNA2）放大，并通过对中间频率（IF）求积分（I和Q）来向下转换。在IF时，I/Q信号被综合地滤波和放大，然后被ADC数字化。自动
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增益控制，精细信道滤波，解调器和位同步数字解调数据。一个同步的数据时钟在DCLK脚上可用。RSSI在数字格式下可用，可通过连续接口读取。RSSI也表现为一个可控载波感应指示器。
发送模式下，合成RF频率直接反馈到功率放大器（PA）。RF输出通过反馈到DIO脚的数字比特流被频率移位键控（FSK）。可选地，一个高斯滤波器可用来取得高斯FSK(GFSK)。
7．应用电路
使用CC1020只需要少量的外部元件。推荐的应用电路如图3所示。外部元件由表12给出，典型值由表13给出。
输入/输出匹配
L1和C1为接收器的输入匹配。L1也是偏压的一个DC阻塞。L2和L3用来匹配发送器到50欧。内部电路使一起连接输入和输出和在RX和TX模式下匹配CC1020到50欧成为可能。然而，为达到最优性能，建议使用一个外部T/R开关。详细内容见43页14节。使用SmartRF Studio软件可以容易地得到匹配网络所需的元件值。
偏阻器
精确偏阻器R1用来设置一个精确的偏电流。
PLL回路滤波器
回路滤波器包含2个电阻器（R2和R3）及3个电容（C6-C8）。C7和C8在高回路带宽理想的应用情况下可被忽略。表13中的值
元件 C1 C3 C4 C5 C6 C7
描述
器数字化地工作。CC1020在DIO脚上输出频率合成器包括一个完整的片内LC VCO和一个对接收模式下的向下转换混频器产生LO_I和LO_Q信号的90度相移装置。VCO在频率范围1.608-1.880GHz内工作。CHP_OUT脚为符合泵输出，VC为片内VCO的控制节点。外部回路滤波器放置在这些引脚之间。一块晶体将连接在XOSC_Q1和XOSC_Q2上。从PLL可得到一个锁定信号。
一个4线SPI串联接口被用来进行配置。
可在数据率达到4.8kBaud下使用。使用SmartRF Studio软件可以容易地得到更高数据率下的元件值。 晶体
带2个负载电容（C4和C5）外部晶体用在晶体振荡器上。见53页19节。
附加滤波
附加外部元件（如RF LC或SAW滤波器）可用来改进特定应用的性能。更多信息见43页14节。
功率供给解耦和滤波
功率供给解耦和滤波必须被使用（应用电路中没画出来）。解耦电容器和功率供给滤波的放置和大小对窄波段应用达到最优性能是非常重要的。必须严格地遵守Chipcon提 供的参考设计。
LNA输入匹配和DC模块，见43页 PA输出匹配和DC模块，见43页 晶体负载电容，见53页 晶体负载电容，见53页 PLL回路滤波器电容
PLL回路滤波器电容（更高回路带宽下可被忽略）
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C8 C60 L1 L2 R1 R2 R3 R10 XTAL
PLL回路滤波器电容（更高回路带宽下可被忽略） 解耦电容
LNA匹配和DC偏压（地），见43页 PA匹配和DC偏压（供给电压），见43页 电流参考产生器的精确电阻 PLL回路滤波器电阻 PLL回路滤波器电阻 PA输出匹配，见43页 晶体，见53页
表12 外部元件概述（不包括供给解耦电容）
图3 典型应用和测试电路（不包括功率供给解耦）
注：不同频率下值不同。对433MHz，12.5kHz信道，低带宽回路滤波器用来改进邻近和交替信道拒斥。
表13 图3应用电路的材料清单
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注：
表13中的PLL回路滤波元件值（R2,R3,C6-C8）能用在达到4.8kBud的数据率下。使用45页的等式，SmartRF Studio软件提供了其他数据率下的元件值。
图3中的LC滤波器只插入到TX路径中。
滤波器可减少谐波辐射和TX路径中的寄生辐射。一个选择为在图4中天线和T/R开关之间插入LC滤波器。此可减少谐波辐射和TX路径中的寄生辐射同时能增加接收器选择性。由于LC滤波器的插入损失，选择性将被轻微地减少。
图4 可选应用电路（不包括功率供给解耦）
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8．配置概述
针对不同的应用，CC1020可通过配置来达到最优的性能。通过可控配置寄存器，如下关键的参数可被控制： z 接收/发送模式 z RF输出功率
z 频率合成器关键参数：RF输出频率，
FSK频率分隔，晶体振荡器参考频率
8.1．配置软件
Chipcon给用户提供了CC1020的软件程序，SmartRF Studio(Windows界面)，它可根据用户选择的不同参数来产生所有需要的CC1020的配置。为配置CC1020，这些16进制数然后被输入微控制器。而且，程序会
z 功率降低/功率上升模式
z 晶体振荡器功率降低/功率上升 z 数据率和数据格式（NRZ,曼切斯特编码
或UART接口）
z 合成器锁定指示器模式 z 数字RSSI和载波感应 z FSK/GFSK/OOK调制
给用户提供输入/输出匹配电路、PLL回路滤波器和LC滤波器所需的元件值。
图5示出了CC1020配置软件的用户界面。
图5 SmartRF Studio用户界面
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9．微控制器接口
在一个典型系统里，CC1020同一个微控制器连接在一起。这个微控制器必须能： z 通过4线串行配置接口
（PDI,PDO,PCLK和PSEL）控制CC1020进入不同的模式
z 对双向同步数据信号接口的接口（DIO
和DCLK）
z 可选地，微控制器能对数据进行编码/
译码 z 可选地，微控制器能监视LOCK脚的频
率锁定状态、载波感应状态或其他状态信息
配置接口
微控制器接口如图6所示。微控制器为配置接口使用3或4个I/O脚（PDI,PDO,PCLK和PSEL）。PDO必须连在微控制器输入端。PDI,PCLK和PSEL必须为微控制器的输出端。一个I/O脚可被保存，若PDI和PDO连接在一起且一个双向脚用在微控制器上。
当配置接口不被使用时，连接在PDI,PDO和PCLK上的微控制器脚能用在其他用途
上。PDI,PDO,PCLK为高阻抗输入，若PSEL不活动（活动为低）。
为了阻止电流流入上拉部分，在功率降低模式期间PSEL有一个内部上拉电阻，且必须打开（3态，通过微控制器）或置为高等级。
信号接口
一个双向脚通常被用在待发送或接收的数据（DIO）上。提供数据定时的DCLK必须连接在微控制器输入端上。
作为一种选择，接收模式下的数据输出可在单独引脚上得到。见22页9.2节。
PLL锁定信号 可选地，一个微控制器脚可用来监视LOCK信号。当PLL被锁定时，这个信号在低逻辑等级。它也可用在载波感应和监视其他内部测试信号上。
图6 微控制器接口
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9.1．4线串行配置接口
CC1020通过简单的4线SPI兼容接口（PDI,PDO,PCLK和PSEL）完成。配置寄存器为8位，每一个均通过一个7位地址定位。读/写位开始读或写操作。CC1020的完整配置要求发送33数据帧，每帧为16位（7个地址位，R/W位和8个数据位）。一个完整的配置要求的时间决定于PCLK频率。在10MHz的PCLK频率下，完整的配置在53us内完成。设置设备为功率降低模式只要求发送一帧，这种情况下需要消耗2us时间。所有的寄存器均可读。
在每个读周期，16个比特在PDI线上传输。每个数据帧的7个最重要的比特（A6 :0）为地址位。下一个比特为R/W位（高为写，低为读）。然后8个数据比特（D7 :0）被传送。在地址和数据传送期间，PSEL（程序选择）必须保持为低。见图7。
程序的定时也表示在图7中，参考表14。PDI上数据的时钟在PCLK的正边沿上完成。数据被微控制器在PCLK的负边沿上建立。当这8个数据比特的最后一位即D0已
被载入后，数据词汇被载入内部配置寄存器。
在控制的功率降低模式期间，配置数据将被保留，但当功率供给关闭后不会被保留。寄存器可以以任何顺序控制。
配置寄存器也可通过同一个配置接口被微控制器读取。7个地址比特被先发送，然后R/W位置为低以开始数据读回。CC1020然后从被定位寄存器返回数据。PDO用作数据输出且必须被微控制器作为输入来配置。PDO必须在PCLK的负边沿上设置，且必须在正边沿上被采样。图8表示读操作过程。
PSEL在每个读/写操作之间必须设置为高。
图7 配置寄存器写操作
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图8 配置寄存器读操作
参数
符号
最小值
最大值
单位
条件
最小时间PCLK必须为低 最小时间PCLK必须为高
在PCLK正边沿之前最小时间PSEL必须为低
PSEL保持时间 PSEL高时间 PDI建立时间 PDI保持时间 上升时间 下降时间 20pF。
表14 串行接口，定时规范
在PCLK负边沿之后最小时间PSEL必须保持为低
最小时间PSEL必须为高
在PCLK正边沿之前PDI上的最小时间数据必须准备好
最小时间数据必须保持在PDI，在PCLK的正边沿之后
对PCLK和PSEL的最大上升时间 对PCLK和PSEL的最大下降时间
PCLK，时钟频率 PCLK低脉冲时间 PCLK高脉冲时间 PSEL建立时间
注：建立和保持时间归诸于50%VDD。上升和下降时间归诸于10%/90%VDD。这张表允许的最大负载为
9.2．信号接口
CC1020可使用NRZ（不返回到0）数据或曼切斯特编码（也称为双相位等级）数据。CC1020也能使来自解调器的数据同步和提供DCLK数据时钟。数据格式通过MODEM寄存器中的DATA_FORMAT[1 :0]位控制。
通过配置，CC1020可支持3种不同的数据格式：
同步NRZ模式
发送模式下CC1020在DCLK处提供数据时钟，DIO用作数据输入。在DCLK的上升沿，数据进入CC1020。数据在RF下被调制，不进行编码。
接收模式下CC1020执行同步，在DCLK处提供接收数据时钟，在DIO处提供数据。数据必须在DCLK的上升沿被读入接口电路。见图9。
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同步曼切斯特编码模式
发送模式下CC1020在DCLK处提供数据时钟，DIO用作数据输入。在DCLK的上升沿，数据进入CC1020，且必须为NRZ模式。在RF下数据用曼切斯特编码来调制。编码由CC1020完成。由于译码的缘故，在这个模式下有效的比特率为baud率的一半。例如，4.8kBaud曼切斯特编码数据对应2.4kbps。
接收模式下CC1020执行同步，在DCLK处提供接收数据时钟，在DIO处提供数据。CC1020执行译码，NRZ数据被送至DIO。数据必须在DCLK的上升沿进入接口电路。见图10。
在同步NRZ或曼切斯特模式下，DCLK信号在RX和TX下连续地运行，除非DCLK信号被载波感应信号或PLL锁定信号中止。更多信息参考21节和21.2节。
若INTERFACE寄存器中的SEP_DI_DO=0，则DIO脚为接收模式下的数据输出和发送模式下的数据输入。
作为一种选择，数据输出可在单独引脚上得到。这可通过设置INTERFACE寄存器中的SEP_DI_DO=1来完成。然后，在同步模式下LOCK脚将作为数据输出，高于LOCK脚的其他用途。
透明异步UART模式
发送模式下DIO用作数据输入。数据在RF
发送器方：
下被调制，不需要同步或编码。
接收模式下，来自解调器的未经处理的信号被送至输出（DIO）。CC1020不对信号进行同步或解码，接口电路也不必进行同步或解码处理。
若INTERFACE寄存器中的SEP_DI_DO=0，则DIO脚为接收模式下的数据输出和发送模式下的数据输入。DCLK脚不活动，能通过DATA_FORMAT[0]设置未高或低等级。
若INTERFACE寄存器中的SEP_DI_DO=1，则DCLK脚为接收模式下的数据输出，DIO脚为发送模式下的数据输入。TX模式下，DCLK脚不活动，能通过DATA_FORMAT[0]设置未高或低等级。见图11。
曼切斯特编码和解码
在同步曼切斯特编码下，当调制数据时，CC1020使用曼切斯特编码。CC1020也执行数据解码和同步。曼切斯特编码基于转换；“0”编码为低到高转换，“1”编码为高到低转换。见图12。
曼切斯特编码保证信号有固定的DC成分，这在有些FSK解调器上是必须的。使用这个模式也保证了痛CC400/CC900设计的兼容性。
DCLK为CC1020提供的时钟 DIO为微控制器提供的数据
“RF”为FSK调制信号（NRZ），在CC1020内部
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接收器方：
发送器方：接收器方：
“RF”为解调信号（NRZ），在CC1020内部
DCLK为CC1020提供的时钟 DIO为微控制器提供的数据
图9 同步NRZ模式（SEP_DI_DO=0）
DCLK为CC1020提供的时钟 DIO为微控制器提供的数据
“RF”为FSK调制信号（NRZ），在CC1020内部
“RF”为解调信号（NRZ），在CC1020内部
DCLK为CC1020提供的时钟 DIO为微控制器提供的数据
图10 同步曼切斯特编码模式（SEP_DI_DO=0）
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发送器方：
DCLK不在发送模式下使用，而在接收模式下作数据输出。在发送模式下可设置为默认值高
或低。
DIO：UART(TXD)提供的数据
“RF” ：FSK调制信号（NRZ），在CC1020内部
接收器方：
“RF” ：解调信号（NRZ），在CC1020内部
DCLK用作数据输出，由CC1020提供。与UART(RXD)连接 DIO不在接收模式下使用，而在发送模式下作数据输入
图11 透明异步UART模式（SEP_DI_DO=1）
图12 曼切斯特编码
10．数据率控制
数据率（baud率）是可控的，且决定于晶体频率和CLOCK（CLOCK_A和CLOCK_B）寄存器的设置。
Baud率（B.R）为
表17给出了同步模式下一些可能的数据率。在异步透明UART模式下任何大于153.6kBaud的数据率均可被使用。
其中DIV1和DIV2由MCLK_DIV1和MCLK_DIV2值给出。
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表15 不同MCLK_DIV2设置下的DIV2
表16不同MCLK_DIV1设置下的DIV1
表17 与晶体频率相对的一些可能的数据率
11．频率控制
在配置寄存器中控制频率词汇可设置操作频率。有2个频率词汇寄存器FREQ_A和FREQ_B，可设置为2个不同的频率。为了能够很快在RX模式和TX模式中转换，一个频率词汇可被RX使用（局部振荡器频率），另一个可被TX使用（发送载波频率）。它们也可在2个不同信道中被RX(或TX)使用。MAIN寄存器中的F_REG位选择频率词汇A或B。
相对与FREQ_A和FREQ_B的频率词汇分别位于FREQ_2A :FREQ_1A :FREQ_0A和FREQ_2B :FREQ_1B :FREQ_0B。FREQ_0寄存器的LSB用来开启抖动，见11.1节。
PLL输出频率为：
在402-470MHz频率波段
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且在804-940MHz频率波段
。
ANALOG寄存器中的BANDSELECT位控制使用的频率波段。BANDSELECT=0时为402-470MHz，BANDSELECT=1时为804-940MHz。
参考频率为晶体振荡器时钟频率除以REF_DIV（CLOCK_A或CLOCK_B中的3个比特）－一个1和7之间的数：
FSK频率背离由DEVIATION寄存器设置。背离设计分为一个尾数（TXDEV_M[3:0]）和一个指数（TXDEV_X[2:0]）。
一般地，REF_DIV必须尽可能低，但如下要求必须满足
在402-470MHz频率波段
，
在804-940MHz频率波段
11.1．抖动
伪信号将在决定于PLL下分割比率的特定频率下产生。为了减小刺激的强度，可以在频率分割器控制中使用抖动信号。通过设置
12．接收器 12.1．IF频率
IF频率从晶体频率得到，
其中ADC_DIV[2 :0]在MODEM寄存器中设定。
。
上面的PLL输出频率等式给出了发送模式下的载波频率fc。2个FSK调制频率为：
其中fdev由DEVIATION寄存器设置： 在402-470MHz频率波段
在804-940MHz频率波段
。
若TXDEV_M[3 :0]=0000则OOK（开关键控）被使用。
DEVIATION寄存器的TX_SHAPING位控制调制信号的高斯整形。
接收模式下频率必须控制为LO频率。低侧LO注射被使用，所以：
其中fIF为IF频率（理想情况下307.2kHz）。
FREQ_0寄存器的DITHER位，可使抖动激活。为了达到最佳性能，建议使用抖动。
混频器随后的模拟滤波器用在多种频率和反别名滤波上，对1MHz和更大的偏移下的模块性能是很重要的。滤波器是确定的，居中在名义上为307.2kHz的IF频率上。模拟滤波器的带宽大约为160kHz。
使用IF频率在300-320kHz内的晶体频率意
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味着模拟滤波器可以使用（假定低频背离和低数据率）。
然而，来自名义IF频率的大的偏移会信号带来不均衡的滤波（群组延迟和不同衰减中的变化），导致灵敏度和选择性的降低。更多信息见应用说明－AN022晶体频率选择。 背离及高数据率（典型值≥ 76.8kBaud），模拟滤波器必须通过设置FILTER寄存器中的FILTER_BYPASS=1来成为旁路。这种情况下1MHz和更大偏移下的模块性能将会降低。
IF频率总是等于ADC时钟频率除以4。那
对于不在300-320kHz内的IF频率和高频率
12.2．接收器信道滤波带宽
为了满足不同的信道间隔要求，接收器信道滤波器带宽为可控的。可在9.6到307.2kHz间变动。
最小接收器信道滤波器带宽取决于baud率、频率分隔和晶体容差。
信号带宽必须小于可用接收器信道滤波器带宽。信号带宽（SBW）近似为（卡森规则）：
SBW=2*fm+2*频率背离
其中fm为调制信号。曼切斯特模式下，最大调制信号在发送一个0（或1）的连续序列后发生。NRZ模式下，最大调制信号在发送一个0-1-0连续序列后发生。曼切斯特模式和NRZ模式下，2*fm等于设定的baud率。SBW的等式可写为
SBW=baud率+频率背离
更进一步，发送器和接收器的频率偏移也必须被考虑。假定发送器和接收器（同型晶体）中有相同的频率误差，则总频率误差为：
f_error = ±2 · XTAL_ppm · f_RF
其中XTAL_ppm为包括初始容差、温度漂移、装载和老化的晶体总精确度。f_RF为RF工作频率。
最小接收器信道滤波器带宽（ChBW）能被估计为：
ChBW>SBW+2*f_error
FILTER寄存器中的DEC_DIV[4:0]位控制接收器信道滤波器带宽。6dB带宽由下式给出：
么ADC时钟频率就必须尽可能接近1.2288MHz。
ChBW = 307.2 / (DEC_DIV + 1) [kHz] 其中IF频率设置为307.2kHz。
在SmartRF Studio中，用户指定信道间隔。信道滤波器带宽根据表18设置。
对信道间隔为12.5 kHz和25 kHz的窄波段系统，遵守ARIB STD T-67 和EN 300 220的信道滤波器带宽分别为12.288kHz和19.2kHz。
对宽波段系统（信道间隔大于等于50 kHz），其信道滤波器带宽可能与表18给出的不同。
选择性、灵敏性及接收频率容差之间相互制约。在更大频率漂移的应用中，滤波器带宽会增加，但邻近信道拒斥（ACR）和灵敏性会降低。
信道间隔
滤波器带宽
FILTER.DEC_DIV[4:0][十进制（二进制）]
12.5 12.288 24(11000b) 25 19.2 15(01111b) 50 25.6 11(01011b) 100 51.2 5(00101b) 150 102.4 2(00010b) 200 153.6 1(00001b) 500 307.2 0(00000b) 表18 由SmartRF Studio定义的信道间隔所使用的信道滤波器带宽
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12.3．解调器，位同步器和数据决定 解调器的框图、数据限制器和位同步器在图13中。内置的位同步器将内部时钟同引入数据同步，并执行数据解码。通过对引入数据使用超采样和数字滤波来完成数据决定。这增强了数据传输的可靠性。使用同步模式显著简化了数据解码工作。
推荐的前导为一个“010101...”比特形式。相同的比特形式也必须使用在曼切斯特模式下，给出了一个“011001100110...”形式。这对位同步器正确地与编码同步是必须的。
数据限制器做位决定。理想情况下，2个接收FSK频率被对称地放置在IF频率周围。然而，如果在发送器和接收器之间存在一些频率误差，那么位决定等级必须相应地调整。对CC1020，这可自动地通过测量这2个频率，然后用平均值作为决定等级完成。
CC1020中的数字数据限制器使用最小和最大频率背离的平均值，侦测为比较等级。AFC_CONTROL寄存器中的RXDEV_X[1:0]和RXDEV_M[3:0]用来设置引入信号的期望背离。一旦探测到接收频率大于期望背离，则一个位跃迁被记录，且将要被数据限制器使用的平均值被计算。
计算限制等级的要求的跃迁的最小数目为3。就是说，一个010位形式（NRZ）。
为得到更好的数据决定精确度，用来平均的实际位数目可被增加。这在AFC_CONTROL寄存器的SETTLING[1:0]位上控制。若让RX链开启时RX数据出现在信道中，则在3比特跃迁后，数据限制器估计通常将会给出正确的结果。在此之后数据限制精确度将会增加，决定于SETTLING[1:0]位。若在RX链开启后有发送开始，则在正确的数据限制前，位跃迁的最小数目将决定于SETTLING[1:0]位。
设置SETTLING[1:0]=00可关闭自动数据限制器平均值功能。这种情况下，一个在IF频率周围的对称信号被假定。
相对于发送器，内部计算的平均FSK频率值给接收器频率偏移提供了一个测度。这个信息同样可被自动频率控制（AFC）使用，入12.13节所描述的。
平均滤波器 数字滤波 频率侦测 十进制器 数据滤波器 图13 解调器框图
数据限制比较位同步器和数据解码器
12.4．接收器灵敏度对比数据率和频率分离 接收器灵敏度取决于信道滤波带宽、数据率、数据格式、FSK频率分隔和RF频率。对FSK，接收器灵敏性的典型图（BER=0.001）示于表19和表20中。FSK模式下，为得到最好的性能，频率背离应该至少为baud率的一半。
灵敏度通过使用图3所示应用电路的匹配网络来测量。图3中包括一个外部T/R转换。
频率偏移的灵敏性，参考应用注解AN029 CC1020/1021 AFC。
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数据率[kBaud]
信道间隔 [kHz]
2.4 optimized sensitivity2.4 optimized selectivity
12.5 12.5
± 2.025± 2.475
9.6 -115 -118 -115 12.288 -112 -114 -112 19.2 -112 -112 -112 25.6 -110 -111 -110 51.2 -107 -108 -107 102.4 -104 -104 -104 153.6 -101 -101 -101 307.2 -96
数据率[kBaud]
信道间隔 [kHz]
背离 [kHz]
滤波器BW[kHz]
NRZ模式
灵敏度[dBm]
曼切斯特模式 UART模式
-116 -112 -97 -96 背离 [kHz]
滤波器BW[kHz]
NRZ模式
灵敏度[dBm]
曼切斯特模式 UART模式
4.8 25 ± 2.4759.6 50 ± 4.95 19.2 100 ± 9.9 38.4 150 ± 19.8 76.8 200 ± 36.0 153.6 500 ± 72.0
表19 433MHz数据率的函数的典型接收器灵敏度，FSK调制，BER=0.001，伪随机数据（PN9序列）
2.4 12.5 ± 2.475 4.8 25 ± 2.475 9.6 50 ± 4.95 19.2 100 ± 9.9 38.4 150 ± 19.8 76.8 200 ± 36.0
12.288 -112 19.2 -111 -112 -111 25.6 -109 -110 -109 51.2 -107 -107 -107 102.4 -103 -103 153.6 -99 -100 -103 -99 153.6 500 ± 72.0 307.2 -94 -94 -94
表19 868MHz数据率的函数的典型接收器灵敏度，FSK调制，BER=0.001，伪随机数据（PN9序列）
12.5．RSSI
CC1020有一个内置的RSSI（接收信号强度指示器），提供可从RSSI寄存器读取的数字值。RSSI读取为偏移的，必须为VGA增益设定（VGA3寄存器中的VGA_SETTING[4:0]）而调整。
数字RSSI值的范围为从0到106（7比特）。
在IF链的数字部分中的数字滤波器之后，RSSI读数为平均电压振幅的对数测量：
RSSI=4 log2(信号振幅)
那么，相关的功率由对数范围的RSSI*1.5dB给出。
用来计算平均信号振幅的采样数由VGA2寄存器中的AGC_AVG[1 :0]控制。RSSI更新率为：
其中AGC_AVG[1 :0]在VGA2寄存器中设置，且ffilter_clock=2*ChBW。
最大VGA增益由VGA_SETTING[4:0]位控制。VGA增益在大约3dB/LSB内控制。通过使用如下等式，RSSI测量可同RF_IN脚上的功率（绝对值）相关：
P=1.5*RSSI-3*VGA_SETTING-RSSI_Offset
[dBm]
由于不同的VGA设定，RSSI_Offset决定于使用的信道滤波器带宽。图14和图15示出了作为不同信道间隔的输入功率函数的RSSI读取的典型图。相对于不同信道间隔的信道滤波器带宽的列表见30页12.5节。
第 30页 共 85页
更多信息参考应用说明AN030 CC1020/1021 RSSI。
从图14和图15中的RSSI读数，可用如下方法计算功率P，单位为dBm。
P=1.5*[RSSI-RSSI_ref]+P_ref
其中P为当前RSSI读数的输出功率。RSSI_ref为对一个P_ref输入功率等级的从图14和图15中获得的RSSI读数。注意，十进制RSSI读数随不同信道滤波器带宽而
改变。
模拟滤波器有一个有限的动态范围，这是为何RSSI读取会在低信道间隔下饱和的原因。更高的信道间隔用在高频率背离和数据率上。模拟滤波器带宽大约为160kHz，在高频率背离和数据率下被旁路，这是为何在图14和图15中信道间隔为200 kHz和500 kHz时RSSI读取不饱和的原因。
图14 典型RSSI值和典型信道间隔下的输入功率，
433M
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图15 典型RSSI值和典型信道间隔下的输入功率，868MHz
12.6．映像拒斥校准 对完美的映像拒斥，模拟RX链的“I”和“Q”部分的相位和增益必须完美地匹配。为改进映像拒斥，“I”和“Q”相位和增益差异可通过调整PHASE_COMP和GAIN_COMP寄存器来优化。这允许对过程变化和其他不理想的过程进行补偿。校准通过在映像频率注入一个信号，对最小RSSI值调整相位和增益差异来完成。
在映像拒斥校准期间，必须在映像频率（在理想信道之下，614.4 kHz）时应用一个未调制载波。在理想信道中必须无信号出现。信号等级必须高于理想信道中的灵敏度50-60dB，但最优等级随应用的不同而变化。由于模拟IF链中的限制线性性，太高的输入等级会带来不好的结果；而由于接收器噪声层的作用，太低的输入等级也会带来不好的结果。
为得到最佳RSSI精度，在映像拒斥校准期间，使用AGC_AVG[1 :0]=11(在16个滤波器输出采样之上RSSI值被平均)。那么，RSSI寄存器更新率等于接收器信道带宽（在
FILTER寄存器中设置）除以8，因为滤波
器输出率为接收器信道带宽的2倍。这给出了在RSSI读取之间的最小等待时间（下面使用0.5ms）。Chipcon推荐如下映像校准过程：
1. 定义3个变量：XP=0,XG=0和DX=64。
进行第3步。 2. 置DX=DX/2。
3. 对GAIN_COMP寄存器写入XG。 4. ifXP+2*DX<127，则
写XP+2*DX到PHASE_COMP寄存器 else
写127到PHASE_COMP寄存器。 5. 等待至少3ms。测量信号强度Y4作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
6. 写XP+DX到PHASE_COMP寄存器。 7. 等待至少3ms。测量信号强度Y3作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
8. 写XP到PHASE_COMP寄存器。
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9. 等待至少3ms。测量信号强度Y2作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
10. 写XP-DX到PHASE_COMP寄存器。 11. 等待至少3ms。测量信号强度Y1作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
12. 写XP-2*DX到PHASE_COMP寄存器。 13. 等待至少3ms。测量信号强度Y0作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
14. 置AP = 2·(Y0-Y2+Y4) - (Y1+Y3). 15. if AP>0，then
置DP =
ROUND( 7·DX·(2·(Y0-Y4)+Y1-Y3) /
(10·AP) )
else
if Y0+Y1 > Y3+Y4 then
置 DP = DX
else
置 DP =- DX
16. If DP > DX then
置 DP = DX else
if DP < -DX then 置 DP = -DX.
17. 置XP=XP+DP
18. 写XP到PHASE_COMP寄存器。 19. if XG+2*DX<127 then
写XG+2*DX到GAIN_COMP寄存器
else
写127到GAIN_COMP寄存器
20. 等待至少3ms。测量信号强度Y4作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
21. 写XG+DX到GAIN_COMP寄存器 22. 等待至少3ms。测量信号强度Y3作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。 23. 写XG到GAIN_COMP寄存器
24. 等待至少3ms。测量信号强度Y2作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
25. 写XG-DX到GAIN_COMP寄存器 26. 等待至少3ms。测量信号强度Y1作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
27. 写XG-2*DX到GAIN_COMP寄存器 28. 等待至少3ms。测量信号强度Y0作为
从RSSI寄存器的8次读取的滤波平均值，其中每次RSSI读取之间延迟0.5ms。
29. 置AG = 2·(Y0-Y2+Y4) - (Y1+Y3)。30. if AG>0 then =
置DG ROUND( 7·DX·(2·(Y0-Y4)+Y1-Y3) / (10·AG) )
else
if Y0+Y1 > Y3+Y4 then
置 DG = DX
else
置DG = -DX.
31. If DG > DX then
置 DG = DX else
if DG < -DX then 置 DG = -DX.
32. 置XG=XG+DG。
33. if DX>1 then 进入第2步
34. 写XP到PHASE_COMP寄存器，写XG
到GAIN_COMP寄存器。
若重复的校准给出了变化的结果，尝试改变输入等级或增加RSSI读取数目。好的起始点为N=8。由于精确度在最后精细校准阶段是十分重要的，故有必要为每个循环重复将N增加。
对高频率背离和高数据率（典型值≥ 76.8 kBaud)，混频器随后的模拟滤波器必须通过设置FILTER寄存器的FILTER_BYPASS = 1来旁路。这种情况下，映像拒斥被退化。
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当工作在402-470MHz频率范围时，对低供
12.7．模块和选择性
图16表示433MHz时的模块/选择性，信道间隔为12.5kHz。图17表示868MHz时的模块/选择性，信道间隔为25kHz。模块拒斥为
给电压（典型值<2.5V），映像拒斥将降低。
在调制模块（干涉）和高于灵敏度极限3dB
的期望信号之间的比率。
图16 典型模块拒斥。载波频率设置为434.3072MHz（12.5 kHz信道间隔，12.288 kHz接收器信道滤波器
带宽）
图17 典型模块拒斥。载波频率设置为868.3072MHz（25 kHz信道间隔，19.2kHz接收器信道滤波器带宽）
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12.8．线形IF链和AGC设定 CC1020基于线形IF链，其中信号放大在模拟VGA（可变增益放大器）中完成。增益通过在ADC（模数转换器）后的IF链的数字部分控制。通过使用模/数反馈环，AGC(自动增益控制)环保证ADC在其动态范围内运行。
最大VGA增益由VGA3寄存器中的VGA_SETTING[4:0]控制。VGA增益以大约3dB/LSB来控制。VGA增益必须被设置，如此，来自前端的放大的热干扰才能平衡来自ADC的量子化干扰。所以，最适宜的最大VGA增益设置将决定于信道滤波器带宽。
数字RSSI用来测量ADC之后的信号强度。VCA4寄存器中的CS_ LEVEL[4:0]用来设置增益控制的名义工作点（和载波感应等级）。更多信息见图18。
VGA增益将根据一个门限而变化。这个门限由VGA3寄存器中的VGA_DOWN[2:0]和VGA4寄存器中的VGA_UP[2:0]设置。这2个值一起限定了信号强度极限。AGC使用此极限调整VGA增益。
为避免VGA不必要的解扣，可以加一个RSSI采样的额外的滞后和滤波。VGA2寄存器中的AGC_HYSTERESIS位可开启这一功能。
回路的时间活性可通过ANALOG寄存器中的VGA_BLANKING位、VGA1寄存器中的VGA_FREEZE[1:0]和VGA_WAIT[2:0]位设置。
当VGA_BLANKING活动时，VGA从DC的恢复时间弥补了在增益阶减少之后的尖峰信号。
VGA_FREEZE决定了在一个下列时间发生后的保持位同步的时间、VGA和RSSI等级： z RX功率上升
z PLL失去锁定
z 频率寄存器设定在A和B之间转换
这个特性很有用，可以在起始瞬时现象期间避免AGC操作，及使用频率跳动保证最小停留时间。这意味着从跳动到跳动，位同步可以被保持。
VGA_WAIT决定了保持当前位同步的时间和在改变VGA增益后的RSSI等级。这个特性对在VGA增益改变后的暂态迁移期间避免AGC操作是有用的。
在灵敏度极限，VGA增益由VGA_SETTING设置。为了优化选择性，这个增益必须比必需的值大。SmartRF Studio软件给出了VGA1-VGA4寄存器的设置。作为参考，如下方法可用来得到AGC设定：
1. 关闭AGC，通过写BFh到VGA2寄存
器来使用最大LNA2增益。通过对VGA3寄存器写入VGA_SETTING = 0来设置最小VGA增益。
2. 不应用RF输入信号，读RSSI寄存器
来测量ADC噪声层。
3. 不应用RF输入信号，用增加的
VGA_SETTING值对VGA3寄存器进行写入直到RSSI寄存器的值大约比第二步读取的值大4。这使前端噪声层高于ADC噪声层大概6dB。
4. 应用RF信号，其强度等于理想载波感
应门限。RF信号必须用正确的Baud率和背离进行适宜地调制。读RSSI寄存器值，减去8，然后写入VGA4寄存器的CS_LEVEL。缓慢变化RF信号等级，检查载波感应指示（STATUS寄存器中位3）在理想输入等级下转换。
5. 若为理想的，则根据图18中的解释调
整VGA_UP和VGA_DOWN设置。 6. 开启AGC，选择LNA2增益变化等级。
若VGA_SETTING>10则写55h到VGA2寄存器。否则，写45h到VGA2寄存器。若快速载波感应和AGC设定为理想的，则修改上面VGA2值中的
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AGC_AVG。
注AGC在未加工的滤波器输出信号强度下工作，RSSI读数通过AGC为VGA增益变化而被RSSI等级
补偿。 (信号强度，1.5dB/阶)
若高于这个等级则AGC减少增益，(除非为AGC在这个范围内保持信号强度。最小的最小值)
VGA_DOWN下有最佳选择性，但在接收期间VGA_DOWN+3
为避免频率VGA增益变化而留一些边缘。 AGC保持信号强度在载波感应等级+VGA_UP若低于这个等级则AGC增加增益，(除非之上。最小的VGA_DOWN下有最佳选择性，为最大值)
但在第一次VGA增益减少在太接近噪声层发生VGA_UP
时要增加。 载波感应在此开启
为设置CS_LEVEL，在理想载波感应等级的RF输入信号下从RSSI读数中减去8。 CS_LEVEL+8 零等级决定于前端设定和VGA_SETTING值 图18 RSSI,载波感应等级，AGC设定CS_LEVEL,VGA_UP和VGA_DOWN之间的关系
12.9．AGC设定
在开启RX链之后，发生如下过程：
E) 依照CS_LEVEL,和 VGA_UP设定，若A)为在模拟部分迁移，AGC等待RSSI值太低，且VGA增益还不为最大值（由16-128ADC_CLK(1.2288MHz)周期，决定于VGA）SETTING给出），则VGA增益被增VGA1寄存器中的VGA_FREEZE设置。 加且AGC从B)继续。
B) 为在模拟部分和数字信道滤波器中迁在AGC迁移之前，2-3个VGA增益改变必移，AGC等待16-48FILTER_CLK周期，决须被实现。增加AGC_AVG可以增加迁移时定于VGA1寄存器中的VGA_WAIT设置。 间，但若在协议中存在时间，且当载波感应
的设置太靠近噪声层时减少错误唤醒时间，C)AGC计算RSSI值作为下2-16个那么这是值得的。 FILTER_CLK周期的平均数量，决定于
VGA2寄存器中的VGA_AVG设置。 AGC设定时间决定于FILTER_CLK (=
2·ChBW)。因此，在AGC设定时间和接收D)若RSSI值高于CS_LEVEL+8，则载波感器灵敏性之间存在对换。因为通过使用更宽应指示器被设定（若CS_SET=0）。依照接收器信道滤波器带宽（例如更大的CS_LEVEL, VGA_UP 和VGA_DOWN设ChBW），AGC设定时间的减少可带来低于定，若RSSI值太高，且VGA增益还不为76.8kBaud的数据率。
最小值，则VGA增益被减少且AGC从B)继续。
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0
12.10．前导长度和同步词汇 选择好的同步词汇的准则为：
1. 同步词汇应显著地不同于前导。
2. 大数目的跃迁对位同步或时钟恢复有
好处。同等的比特数减少了跃迁的数目。推荐的同步词汇一行中至多含有3个同等比特。
3. 自相关。同步词汇不可自身重复，因为
那样会增加错误的相似性。 4. 大体上，同步的第一个比特必须与前导
的最后一个比特相反，这样可多得到一个跃迁。
CC1020推荐的同步词汇为2字节（D391）、3字节（D391DA）或4字节（D391DA26），作为上面判据的最佳折衷方案。
12.11．载波感应
载波感应信号基于RSSI值和一个可控的门限。载波感应功能可用来简化CSMA(载波感应多重访问)媒介访问协议的执行。
载波感应门限等级通过VGA4寄存器中的CS_LEVEL[4:0]和VGA3寄存器中的VGA_SETTING[4:0]控制。
VGA_SETTING[4:0]设置VGA中的最大增益。为了使ADC在某一信道滤波器带宽下工作时有最优的动态范围，这个值必须被设置。被侦测到的信号强度（在ADC之后）将决定于这个设置。
12.12．自动功率上升序列
CC1020有一个内置的自动功率上升序列状态机。通过设置CC1020进入这个模式，接收器可被一个唤起信号自动进行功率上升处理，然后接收器检测载波信号（载波感应）。若没有检测到载波感应，则进入功率下降模式。自动功率上升序列的一个流程图见图19。
自动功率上升序列模式在MAIN寄存器中
使用SmartRF Studio软件提供的寄存器设定，当使用24位前导和一个16位同步词汇（D391）时，可达到低于0.5％的数据包错误率（PER）。使用大于24比特的前导能改善PER。
当执行上面描述的PER测量时，数据包格式包含10字节随机数据，2字节CRC和附加到同步词汇的1哑元字节及每个数据包开始部分的前导。
为进行测试，1000个数据包被发送10次。在每个数据包之间，发送器被置为功率下降。任何数据包或同步词汇或数据或CRC中的比特错误都会导致数据包被计为失败数据包。
CS_LEVEL[4:0]为这个VGA_SETTING[4:0]值设置门限。若VGA_SETTING[4:0]改变，则CS_LEVEL[4:0]也必须相应改变来保持绝对载波感应门限不变。RSSI,AGC和载波感应设定之间的关系见图18。
载波感应信号可作为STATUS寄存器中的CARRIER_SENSE位被读取。
通过设置LOCK寄存器中的LOCK_SELECT[3:0] = 0100，载波感应信号可在LOCK脚上得到。
的PD_MODE[1:0] = 11时选中。当自动功率上升序列模式被选中时，MAIN寄存器的功能被改变用来控制序列。
通过设置MAIN寄存器中的SEQ_PD = 1，CC1020被设置为功率下降模式。若SEQUENCING寄存器中的SEQ_PSEL = 1，则自动功率上升序列通过PSEL脚上的负跃迁被发起。
第 37页 共 85页
若SEQUENCING寄存器中的SEQ_PSEL = 0，则自动功率上升序列通过DIO脚上的负跃迁被发起（只要INTERFACE寄存器中的SEP_DI_DO=1）。
序列定时通过SEQUENCING寄存器中的RX_WAIT[2:0]和CS_WAIT[3:0]控制。
打开晶体振荡器/偏压 频率合成器关 接收链关
VCO和PLL校准也可以作为序列的一部分被自动完成。这通过MAIN寄存器中的SEQ_CAL[1 :0]控制。校准可在每次、每16次、每256次进行，或从不进行。参加寄存器描述。关于何时进行，及VCO和PLL自校准如何完成的信息见46页15.2节。
序列唤起事件 （PSEL或DIO脚上的负跃迁） 功率降低 晶体振荡器/偏压关 频率合成器关 接收链关 晶体振荡器/偏压开 打开频率合成器 接收链关 等待PLL锁定或暂停，1024滤波器时钟 PLL锁定 开启接收链之前的可选等待时间 可控：32-256ADC时钟 PLL暂停 置STATUS寄存器中的SEQ_ERROR可选校准 控制：每次,每16次,或每256次 接收链关 晶体振荡器/偏压开 频率合成器开 打开接收链 等待载波感应或暂停 可控：20-72滤波器时钟 载波感应 载波感应暂停 接收模式 晶体振荡器和偏压开 频率合成器开 接收链开 功率降低序列事件 （MAIN寄存器的SEQ_PD上的正跃迁）
图19 自动功率上升序列流程图
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图19的注意事项：
滤波器时钟（FILTER_CLK） ：
其中ChBW在30页上定义。 ADC时钟（ADC_CLK）：
12.13．自动频率控制
CC1020有一个内置的特征叫做AFC（自动频率控制），可以用来补偿频率漂移。
接收信号（从名义IF频率）的平均频率偏移可在AFC寄存器上读取。有符号8位值AFC[7 :0]可用来补偿发送器和接收器之间的频率偏移。
频率偏移为：
12.14．数字FM
从FM解调器读回瞬时IF作为对名义IF频率的偏移是可能的。这个数字值可用来执行一个假模拟FM解调。
频率偏移可从GAUSS-FILTER寄存器读取，是一个有符号8位值。
瞬时背离为：
F=GAUSS_FILTER.Baud率/8
为得到模拟音频信号，数字值必须从寄存器读取并送入DAC，然后滤波。内部寄存器值在MODEM_CLK率下被更新。当LOCK寄存器的LOCK_SELECT[3:0] = 1101时，MODEM_CLK可在LOCK脚得到，且可用来使读取同步。
对音频（300-4000Hz）来说，采样率必须高于或等于8kHz（Nyquist）且由
其中ADC_DIV[2 :0]在MODEM寄存器里设置。
通过根据测得的偏移改变工作频率，接收器可针对发送器得到校准。新的频率必须被微控制器计算，并写入FREQ寄存器。AFC可用作FSK/GFSK信号，但不可用作OOK信号。应用说明AN029 CC1020/1021 AFC提供了实现AFC所必需的步骤和等式。
AFC特征降低了晶体精度要求。
MODEM_CLK决定。采样率MODEM_CLK等于baud率的8倍。就是说，最小baud率为1kBaud。然而，到达的数据将在数字范围被滤波，3dB截断频率为控制baud率的0.6倍。因此，对音频来说，最小控制baud率必须近似为7.2 kBaud。
GAUSS_FILTER决定随baud率的增加而减小。一个积累和倾泻滤波器可在uC中执行，能增进决定。注意每个GAUSS_FILTER读取必须与MODEM_CLK同步。例如，积累4个读取和将总数除以4将给决定增加2比特。
此外，为完全利用GAUSS_FILTER动态范围，频率背离必须为控制baud率的16倍。
第 39页 共 85页
13．发送器
13.1．FSK调制格式
数据调制起可以调制FSK－2级FSK(频率移位键控)，或GFSK－高斯滤波FSK，BT=0.5。GFSK的用途是建立一个更有效利用带宽的系统，如图20所示。调制和高斯滤波在芯片内部完成。DEVIATION寄存器
的TX_SHAPING位开启GFSK。窄波段操作下建议使用GFSK。
图21和图22分别示出了434MHz和868MHz操作下的典型图。
图20 FSK和GFSK频谱图。2.4kBaud，NRZ，±2.475 kHz频率背离
第 40页 共 85页
图21 FSK和GFSK图表。2.4kBaud，NRZ，±2.475 kHz频率背离
图22 GFSK图表。153.6kBaud，NRZ，±79.2 kHz频率背离
13.2．输出功率控制
来自设备的RF输出功率通过8位PA_POWER寄存器控制。图23和图24示出了作为PA_POWER寄存器设定的函数的输出功率和总电流消耗。如图所示，使用寄
存器下面或上面的4位对控制功率是更有效的。然而，使用PA_POWER寄存器中所有可用的位，输出功率能在更好的阶上被控制。
第 41页 共 85页
图23 典型输出功率和电流消耗，433MHz
图23 典型输出功率和电流消耗，868MHz
13.3．降低的寄生辐射和调制带宽
调制带宽和寄生辐射一般在PA持续开启和存在一个重复测试序列的情况下被测量。
若在CC1020从功率下降模式到TX模式的转换时测量调制带宽和寄生辐射，则一个PA斜坡序列可用来将调制带宽和寄生辐射最小化。
然后，PA斜坡必须在开启或关断PA时使用。一个线性PA斜坡序列可用在当寄存器PA_POWER从00h变动到0Fh，然后从50h变动到给出理想输出功率的寄存器设定（例如433MHz下+10dB输出功率时的F0h）时。每个PA斜坡阶时间越长越好，但设置总PA斜坡时间等于2比特周期是在性能和PA斜坡时间之间的好的折衷。
第 42页 共 85页
14．输入/输出匹配和滤波
当设计阻抗使之与CC1020的网络匹配时，在谐波频率及基调下电路必须被正确地匹配。图25示出了推荐的匹配网络。不同频率对应的元件值在表21中给出。其他频率对应的元件值可使用Smart Studio软件得到。
如图25和表21中所看到的，433MHz网络使用T型滤波器，而868/915MHz网络使用π型滤波拓扑结构。
值得注意的是，物理布局和使用的元件与映像系数有关，特别是在高谐波下。所以，匹配网络的频率响应必须与Chipcon参考设计
的响应相比较。参见图27，表22及图28，表23。
外部T/R转换的使用减少了TX下高输出功率等级时的电流消耗，增加了RX下的灵敏度。推荐的应用电路可在Chipcon的网站上得到（CC1020EMX）。在某些应用时外部T/R转换可被忽略，但随之性能会降低。
在PA输出（RF_OUT）时，匹配也可被一个逃避电容器组调谐。阻抗可在0.4pF阶下设定，可在RX或TX模式下使用。MATCH寄存器中的RX_MATCH[3:0]和TX_MATCH[3:0]位控制电容器组。
图25 输入/输出匹配网络
表21 图25中描述的匹配网络的元件值（DNM=不设置）
第 43页 共 85页
图26 典型LNA输入阻抗，200-1000MHz
图27 典型最优PA负载阻抗，433 MHz。频率在300 MHz到 2500 MHz之间扫描。值列于表22
频率（MHz）
实部（Ohms）
虚部（Ohms）
433 54 44 866 20 173 1299 288 -563 1732 14 -123 第 44页 共 85页
2165 5 -66 表22 头5个谐波的阻抗（433 MHz匹配网络）
图28 典型最优PA负载阻抗，868/915MHz。频率在300 MHz到 2800 MHz之间扫描。值列于表23
频率（MHz）
915
实部（Ohms）
虚部（Ohms）
868 15 24 20
35
1736 1.5 18 1830 1.7 22 2604 3.2 44 2745 3.6 45 表23 头3个谐波的阻抗（868/915MHz匹配网络）
15．频率合成器
15.1．VCO，负荷泵和PLL回路滤波器 VCO被完全集成，工作在1608-1880MHz范围内。一个频率分割器用来得到UHF范围（402-470和804-940MHz）内的频率。ANALOG寄存器中的BANDSELECT位用来选择频率波段。
VCO频率为：
VCO频率除以2和除以4，分别产生这2个波段的频率。
VCO灵敏度（有时看作是VCO增益）在不同频率和工作条件下变化。典型地，VCO灵敏度在12和36MHz/V之间变化。为计算，可使用21MHz/V时的几何平均数。PLL校准（在下面解释）测量实际的VCO灵敏度，根据达到正确的PLL回路增益和带宽（高负荷泵电流，当VCO灵敏度更低时）来调
第 45页 共 85页
整负荷泵电流。
如下等式可用来计算理想PLL回路带宽BW的PLL回路滤波器元件值，见图3。
定义最小PLL回路带宽为
。若BWmin>Baud
率/3，则设置BW=BWmin，若BWmin 1）若数据率为4.8kBaud或以下，信道间隔为12.5kHz，则推荐如下回路滤波器元件： C6=220nF C7=8200pF C8=2200pF R2=1.5千欧 R3=4.7千欧 2）若数据率为4.8kBaud或以下，信道间隔不为12.5kHz，则推荐如下回路滤波器元件： C6=100nF 15.2．VCO和PLL自校准 为补偿供给电压、温度和过程变化，VCO和PLL必须被校准。校准自动执行，且为PLL稳定性而设置最大VCO调谐范围和最优负荷泵电流。在工作频率设置完设备后，可通过设置CALIBRATE寄存器的CAL_START位开始自校准。校准结果在芯片内部存储，若功率没有被关闭则是有效的。若在校准之后大的供给电压下降（典型地，大于0.25V）或发生温度变化（典型地，大于40摄氏度），则应该执行一个新的校准。 名义VCO控制电压在CALIBRATE寄存器的CAL_ITERATE[2:0]位设置。 C7=3900pF C8=1000pF R2=2.2千欧 R3=6.8千欧 校准之后，PLL带宽在PLL_BW寄存器中设置，同上面计算的外部回路滤波器元件值合并。PLL_BW可设置为 其中fref为参考频率（单位为MHz）当增加PLL_BW时，PLL回路滤波器带宽也随之增加。注意在SmartRF Studio中，当信道间隔在12.5kHz优化的选择性上建立时，PLL_BW固定为9E。 校准之后，应用的负荷泵电流（CHP_CURRENT[3:0]）可在STATUS1寄存器中读取。负荷泵电流近似为： 合并的负荷泵和相位侦测增益（单位为A/rad）为负荷泵电流除以2π。 PLL带宽将限制最大调制频率和数据率。 STATUS寄存器的CAL_COMPLETE位表明校准已完成。用户应该选举这个位，或简单地等待一段时间。校准等待时间（CAL_WAIT）为可控的，且与内部PLL参考频率成比例。最高可能的参考频率用来得到最小校准时间。为了得到最精确回路带宽，建议使用CAL_WAIT[1:0] = 11。 第 46页 共 85页 校准时间[ms] CAL_WAIT 1.8432 7.3728 9.8304 参考频率[MHz] VCO_CURRENT_A[3:0] VCO_CURRENT_B[3:0]） 00 49 ms 12 ms 10 ms 01 60 ms 15 ms 11 ms 10 71 ms 18 ms 13 ms 11 109 ms 27 ms 20 ms 表24 典型校准时间 CAL_COMPLETE位也可在LOCK脚上监视－由LOCK_SELECT[3:0] = 0101配置，可用作微控制器的中断输入。 为检查PLL在锁定状态，用户可以监视STATUS寄存器中的LOCK_CONTINUOUS位。LOCK_CONTINUOUS位也可在 LOCK脚上监测到，由LOCK_SELECT[3:0] = 0010配置。 对这2个频率寄存器存在各自的校准值。然而，若如下条件满足，则双重校准是可能的：z 2个频率A和B相差1MHz z 参考频率相等（在 CLOCK_A/CLOCK_B寄存器中REF_DIV_A[2:0] = REF_DIV_B[2:0]） z VCO电流相等（在VCO寄存器中 CALIBRATE寄存器中的CAL_DUAL位控制双重或分别校准。 使用对RX或TX频率的分别校准的单独校准运算法则在图29中表示。应用说明AN023 CC1020 MCU接口－可从Chipcon网站上得到，包括单独校准的实例源代码。 图30中示出了对2个RX频率的双重校准运算法则。也可用在2个TX频率上，甚至一个RX和一个TX频率，若使用相同VCO电流的话。 为得到更健壮的操作，Chipcon建议使用单独校准。 有一种很小的可能性，就是PLL自校准会失败。源代码中的校准程序必须包括一个环，如此，若PLL在第一次不被锁定，则PLL被校准知道PLL锁定完成。 = 第 47页 共 85页 开始单独校准 写FREQ_A,FREQ_B,VCO,CLOCK_A和CLOCK_B寄存器，PLL_BW=174+16log2(fref/7.126) fref为参考频率（单位为MHz） 写MAIN寄存器=11h：RXTX=0, F_REG=0, PD_MODE=1, FS_PD=0, CORE_PD=0, BIAS_PD=0, RESET_N=1 校准RX频率寄存器A 写CALIBRATE寄存器：CAL_START=1, 校准在RX模式执行 CAL_DUAL=0 等待校准时间或度STATUS寄存器，等待直到CAL_COMPLETE=1 校准时间决定于参考频率 读STATUS寄存器，等待直到LOCK_CONTINUOUS=1 Write MAIN register= D1h:RXTX=1, F_REG=1, PD_MODE=1, FS_PD=0, CORE_PD=0, BIAS_PD=0, RESET_N=1 校准TX频率寄存器B 写CALIBRATE寄存器： CAL_START=1, CAL_DUAL=0 校准在TX模式下执行，为防止 寄生辐射，PA在功率降低模式 等待校准时间或读STATUS寄存器，等待直到CAL_COMPLETE=1 校准时间决定于参考频率 读STATUS寄存器，等待直到LOCK_CONTINUOUS=1 结束校准 图29 RX和TX的单独校准运算法则 第 48页 共 85页 开始单独校准 写FREQ_A,FREQ_B,VCO,CLOCK_A和CLOCK_B和VCO寄存器，fref为参考频率（单位为MHz） PLL_BW=174+16log2(fref/7.126) 写MAIN寄存器=11h：RXTX=0, F_REG=0, PD_MODE1, FS_PD0, CORE_PD0, BIAS_PD=0, RESET_N=1 校准RX频率寄存器A（频 率寄存器B也可用） 写CALIBRATE寄存器： CAL_START=1, CAL_DUAL=1 校准在RX模式执行。结果对频率A和B均适用。 等待校准时间或读STATUS寄存器，等待直到CAL_COMPLETE=1 校准时间决定于参考频率 读STATUS寄存器，等待直到LOCK_CONTINUOUS=1 ===结束校准 图30 RX模式的双重校准运算法则 15.3．PLL开启事件对比回路滤波带宽 若校准已被执行，则PLL开启时间为从功PLL开启时间决定于PLL回路滤波器带宽。率降低模式（晶体振荡器运行）到TX或RX表25给出了不同PLL回路滤波器带宽下的模式时PLL锁定到理想频率所需的时间。PLL开启时间。 C6 C7 C8 R2 R3 PLL开启注释 [nF] [pF] [pF] [kΩ] [kΩ] 时间[us] 220 8200 2200 1.5 4.7 3200 达到4.8kBaud数据率，12.5kHz信道间隔 100 3900 1000 2.2 6.8 2500 达到4.8kBaud数据率，25kHz信道间隔 56 2200 560 3.3 10 1400 达到9.6kBaud数据率，50kHz信道间隔 15 560 150 5.6 18 1300 达到19.2kBaud数据率，100kHz信道间隔 3.9 120 33 12 39 1080 达到38.4kBaud数据率，150kHz信道间隔 1.0 27 3.3 27 82 950 达到76.8kBaud数据率，200kHz信道间隔 0.2 1.5 - 47 150 700 达到153.6kBaud数据率，500kHz信道间隔 表25 不同回路滤波器带宽下的使信道间隔在±10%内的典型PLL开启时间 第 49页 共 85页 15.4．PLL锁定时间对比回路滤波带宽 若校准已被执行，则PLL开启时间为从RX模式到TX模式或相反时，PLL锁定到理想频率所需的时间。PLL开启时间决定于PLL C6 [nF] C7 [pF] C8 [pF] R2 [kΩ] R3[kΩ] 回路滤波器带宽。表26给出了不同PLL回 路滤波器带宽下的PLL锁定时间。 注释 PLL锁定时间[us]1 2 3 900640 18027014070501514 1300830490230180 220 8200 2200 1.5 4.7100 3900 1000 2.2 6.8达到4.8kBaud数据率，12.5kHz信道间隔 达到4.8kBaud数据率，25kHz信道间隔 达到9.6kBaud数据率，50kHz信道间隔 达到19.2kBaud数据率，100kHz信道间隔达到38.4kBaud数据率，150kHz信道间隔 56 2200 560 3.3 10 40015 560 150 5.6 18 1403.9 120 33 12 39 751.0 27 3.3 27 82 300.2 1.5 - 47 150 14 55 达到76.8kBaud数据率，200kHz信道间隔28 达到153.6kBaud数据率，500kHz信道间隔 表26 不同回路滤波器带宽下的使信道间隔在±10%内的典型PLL锁定时间 1）307.2kHz阶，2）1信道阶，3）1MHz阶 16．VCO和LNA电流控制 VCO电流为可控的，必须根据工作频率、RX/TX模式和输出功率设置。VCO寄存器的VCO_CURRENT位的推荐设置在寄存器概述里示出，也可由SmartRF Studio给出。频率FREQ_A和FREQ_B下的VCO电流可 17．功率管理 在采用电池的应用中为了满足严格的功率消耗要求，CC1020提供很大灵活性的功率管理。功率下降模式通过MAIN寄存器控制。在MAIN寄存器中有单独的位控制RX部分、TX部分、频率合成器和晶体振荡器。在每个应用中这个单独控制可用来优选最低可能电流消耗。图31示出了最小功率消耗的一个典型功率开启和初始化序列。 图32示出了最小功率消耗下从功率降低模式使RX和TX模式活动的典型序列。 注意，为了阻止流入内部上拉电阻的滴流电流，在功率下降模式期间PSEL必须为3态的，或设置为高等级。 应用说明AN023 CC1020 MCU接口包括实例源代码，且从Chipcon网站上得到。 独立地控制。 LNA、混频器、LO和PA缓冲器的偏电流均为可控的。FRONTEND和BUFF_CURRENT寄存器控制这些电流。 当最初芯片为功率上升时，Chipcon推荐重置CC1020（通过清空MAIN寄存器的RESET位）。所有待配置的寄存器必须接着被配置（与其初始值不同的）。寄存器可以任何顺序自由配置。然后CC1020必须在RX和TX模式下校准。完成之后，CC1020即可被使用。流程图见图29-32。 参考应用说明AN023 CC1020 MCU接口，Chipcon推荐如下顺序 在功率上升后： 1）重置CC1020 2）初始化 3）唤起CC1020到RX 4）校准 5）唤起CC1020到TX 6）校准 在校准完成之后，进入TX模式（设置 第 50页 共 85页 CC1020TX），RX模式（设置CC1020RX）或功率下降模式（设置CC1020PD） 从功率下降模式到RX： 1）唤起CC1020到RX 2）设置CC1020RX 1）唤起CC1020到TX 2）设置CC1020TX 从RX到TX模式转换： 1）设置CC1020TX 从TX到RX模式转换： 从功率下降模式到TX： 1）设置CC1020RX 功率关闭 打开功率 重置CC1020 重MAIN: RX_TX=0,F_REG=0, 置PD_MODE=1, FS_PD=1, CC1020XOSC_PD=1,BIAS_PD=1,RESET_N=0 RESET_N=1 设置所以必须的寄存器，除MAIN和RESET外 唤唤起起CC1020CC1020连续地打开晶体振荡器，偏到到压产生器和合成器 RX TX 校准VCO和PLL 设置CC1020PD MAIN: PD_MODE=1, FS_PD=1,XOSC_PD=1, BIAS_PD=1,PA_POWER=00h 功率降低模式 图31 初始化顺序 第 51页 共 85页 功率下降模式 *等待时间决定于晶体频率和负载电容 唤起CC1020到TX 开启晶体振荡器中心 MAIN: PD_MODE=1, FS_PD=1,XOSC_PD=0,BIAS_PD=1,等待1.2ms* 唤起CC1020到RX 设置CC1020为RX开启偏压产生器。MAIN:BIAS_PD=0 等待150us RX TX RX或TX打开频率合成器 MAIN: RXTX0, F_REG0, ==FS_PD=0 打开频率合成器 MAIN: RXTX1, F_REG1, ==FS_PD=0 设置CC1020为TX等待直到在LOCK脚或STATUS寄存器探测到锁定 打开RX；MAIN：PD_MODE=0等待直到在LOCK脚或STATUS寄存器探测到锁定。打开TX；MAIN：PD_MODE=0。设置PA_POWER RX模式 TX模式 设置CC1020PD关闭RX/TX MAIN:PD_MODE=1,FS_PD=1,XOSC_PD=1,BIAS_PD=1,PA_POWER=00h18．开-关键控（OOK） 数据调制器也可以提供OOK（开-关键控）调制。OOK是一种使用100%调制深度的ASK（振幅移位键控）调制。在RX和TX中通过设置DEVIATION寄存器中的TXDEV_M[3:0] = 0000使OOK可用。一个OOK表如图33所示。 第 52页 共 85页 设置CC1020PD功率降低模式 图32 活动RX或TX模式的顺序 数据解调器也可执行OOK解调。通过比较信号等级与“载波感应”等级（用VGA4寄存器中的CS_LEVEL控制）来完成解调。然后这个信号转换为10进制，再在数据滤波器中滤波。数据决定和位同步用在FSK接收时。 此模式下VGA2寄存器中的AGC_AVG必须设置为3。对达到9.6kBaud的数据率，信道带宽必须为Baud率的4倍。对最高数据率，信道带宽必须为Baud率的2倍（见表27）。曼切斯特编码必须在OOK上使用。 注意，自动频率控制不可在接收OOK时使用，因为它需要频率转换。 AGC有一个由FILTER_CLK决定的特定的时间常数，依赖于IF滤波器带宽。在FILTER_CLK上有一个较低的限制，所以 AGC时间恒定。对非常低的数据率，最小时间常数太快，当接收到“0”时AGC将增加，当接收到“1”时AGC将减小。故OOK中最小数据率为2.4kBaud。 对OOK，接收器灵敏度（BER=0.001）的典型值显示在表27中。 图33 OOK图表。9.6 kBaud 数据率[kBaud] 信道间隔[kHz] 滤波器BW[kHz] 灵敏度[dBm] 433MHz 曼切斯特模式 868MHz 曼切斯特模式 2.4 12.5 9.6 -116 4.8 25 19.2 -113 -107 9.6 80 38.4 -103 -104 19.2 100 51.2 -102- -101 38.4 150 102.4 -95 -97 76.8 200 153.6 -92 -94 153.6 500 307.2 -81 -87 表27 433MHz和868MHz下的典型接收器灵敏度，OOK调制，BER=0.001，伪随机数据（PN9序列） 19．晶体振荡器 推荐的晶体频率为14.7456MHz，但在4-20 MHz内的晶体频率都能被使用。使用另外 第 53页 共 85页 的晶体频率会带来性能的降低。关于使用另外的晶体频率的信息参见应用说明AN022晶体频率选择。晶体频率用料作为数据率的中给出精确的数据率和307.2kHz下的IF频率。晶体频率会影响CLOCK_A,CLOCK_B和MODEM寄存器的设置。 外部时钟信号或内部晶体振荡器可用作主频率参考。外部时钟信号必须连接在XOSC_Q1上，而XOSC_Q2必须留出来。当使用外部数字时钟信号时，INTERFACE寄存器的XOSC_BYPASS位必须置为“1”。不需使用DC模块。也可以使用一个振幅较小的正弦。DC模块电容必须被使用，且INTERFACE寄存器的XOSC_BYPASS位必须置为“0”。对输入信号振幅，见11页4.5节。 使用内部晶体振荡器，晶体必须连接在XOSC_Q1和XOSC_Q2脚之间。振荡器为晶体的并行模式工作而设计。另外，需要晶体的负载电容（C4和C5）。负载电容值由总负载电容CL决定。为使晶体在指定频率振荡，在晶体两端看过去的总负载电容必须等于CL。 参考（及其他内部功能）。在4-20 MHz内的频率4.9152、7.3728、 9.8304、12.2880、14.7456、17.2032、19.6608 MHz 将在表17寄生电容由引脚输入电容和PCB杂散电容组成。总寄生电容典型值为8pF。若需要，则越过C5可放置一个修整电容。 晶体振荡器电流如图34所示。典型元件值由表28给出。 晶体振荡器是振幅调节的。这意味着需要一个高电流来启动振荡。当振幅建立后，电流减小，保持在维持大约600mVpp振幅所需的大小。这保证了快速启动，保持驱动等级到最小值，使振荡器对ESR变化不敏感。只要使用推荐的负载电容值，则ESR并不关键。 为了满足某些应用下要求的频率精度，初始容差、温度漂移、老化和负载上拉必须仔细地指定。通过指定SmartRF Studio中总的期望频率精度和数据率及频率分隔，软件将会估算总带宽并与可用接收器信道滤波器带宽相比较。软件将报告任何矛盾，需要的话将推荐使用更精确的晶体。 图34 晶体振荡器电路 表28 晶体振荡器元件值 20．内置测试式样发生器 第 54页 共 85页 CC1020有一个内置的测试模式产生器用来产生PN9伪随机序列。MODEM寄存器中的PN9_ENABLE位开启PN9产生器。在开启PN9伪随机序列后在DIO脚上需要一个跃迁。 PN9伪随机序列通过 定义。 如图35所示，PN9伪随机序列在TX和RX模式下同DIO信号进行异或运算。所以， 通过发送0（DIO=0），BER(位误差率)可通过计算接收到的1的个数来测试。注意这种情况下9个首先接收到的比特必须被丢弃。也要注意，位错误将产生3个接收到的1。 只发送1（DIO=1），则BER可通过计算接收到的0的个数来测试。 在测量窄波段ACP、调制带宽或占用带宽时，PN9产生器也能用来发送实际数据。 TX伪随机序列 RX伪随机序列 图35 TX和RX模式下PN9伪随机序列产生器 21．引脚DCLK上的中断 21.1．PLL锁定上的中断 同步模式下，当PLL锁定时，CC1020上的 DCLK脚可用来发出一个中断信号到微控制器。 MAIN寄存器中的PD_MODE[1:0]应该置为01。若INTEERFACE寄存器中的DCLK_LOCK置为1，且PLL为锁定，则DCLK信号总为逻辑高。当PLL锁定到理想 频率时，DCLK信号变为逻辑0。当这个中 断被侦测到时，写PD_MODE[1:0]=00。这将启用DCLK信号。 发送模式下，在PA倾斜上升前，这个功能可用来等待PLL至锁定状态。接收模式下，在搜索前导之前，可用来等待直到PLL被锁定。 第 55页 共 85页 21.2．接收信号载波感应上的中断 同步模式下，当RSSI等级超过一定门限（载波感应门限）时，CC1020上的DCLK脚可用来发出一个中断信号到微控制器。这个功能可在接收到一个强信号时用来唤起或中断微控制器。 选通同载波感应一起的DCLK信号将发出一个中断信号。 22．PA_EN和LNA_EN数字输出引脚 22.1．连接外部LNA或PA CC1020有2个数字输出脚，PA_EN和LNA_EN，可用来控制外部LNA或PA。这些引脚的功能通过INTERFACE寄存器控制。输出也可用作一般数字输出控制信号。 EXT_PA_POL 和EXT_LNA_POL控制信号的极性。 EXT_PA和EXT_LNA控制引脚的功能。若 22.2．一般用途输出控制引脚 2个数字输出脚，PA_EN和 LNA_EN，通过设置EXT_PA=0和EXT_LNA=0可用作2个一般控制信号。输出值直接被置为写入EXT_PA_POL 和EXT_LNA_POL的值。 LOCK脚也可用作一般用途输出脚。LOCK脚由LOCK寄存器中的LOCK_SELECT[3:0] 22.3．PA_EN和LNA_EN引脚驱动 图36示出了PA_EN和LNA_EN脚的驱动电流。源电流和端电流符号相反，图中用的 这个功能只可在接收模式下使用，通过设置INTERFACE寄存器的DCLK_CS=1可开启这个功能。DCLK信号总是逻辑高的，除非载波感应被显示。当载波感应被显示时，DCLK开始工作。 发送模式下DCLK_CS须置为0。 EXT_PA=1，则在内部PA开启时PA_EN脚将被激活。否则，EXT_PA_POL位直接控制PA_EN脚。若EXT_LNA=1，则当内部LNA开启时LNA_EN脚将被激活。否则，EXT_LNA_POL位直接控制LNA_EN脚。 因此这2个脚也可用作2个一般控制信号，见22.2节。在Chipcon参考设计里，PA_EN和LNA_EN用来控制外部T/R转换。 控制。当LOCK_SELECT[3:0]=0000时LOCK脚为低，LOCK_SELECT[3:0]=0001时为高。 当与这些引脚相关的其他功能不使用时，这些特征可用来保存微控制器上的I/O脚。 是其绝对值。 第 56页 共 85页 图36 典型PA_EN和LNA_EN脚驱动 23．系统考虑和指导方针 SRD规则 国际规则和国内法案规定了通信截获搜起和发送器的使用。在大多数欧洲国家，在433和868-870MHz内的波段，SRDs（短距离设备）可合法使用。在美国则为260-470和902-928MHz内。这些规范的摘要可在应用说明自由收发器工作许可AN001 SRD规范上找到，可在Chipcon网站上得到。 窄波段系统 CC1020特别为遵守ARIB STD T-67和EN 300 220的窄波段系统设计。CC1020满足ACP和窄波段收发器占用波段的严格要求。为满足ARIB STD T-67要求，必须使用一个3.0V调节电压供给。 对接收器侧的低至12.5kHz的信道间隔，CC1020给出了很好的ACR（邻近信道拒斥），映像频率抑制和模块特性。 这样的窄波段性能通常需要使用外部陶瓷滤波器。CC1020提供了带集成IF滤波器的真正单片解决方案，实现了这一性能。 由于片内综合滤波，映像频率被移除。一个片内校准电流用来得到最佳可能映像拒斥。实现映像拒斥不一定需要窄波段预选器。 CC1020的一个独特功能为很精细的频率决定。若温度漂移曲线已知且系统中含有温度感应器，则这可用在晶体的温度补偿上。甚至初始调节也可使用频率编程完成。在有些应用中，这可估计昂贵的TCXO和清理的需求。更多信息见应用说明AN027 温度补偿，可在Chipcon网站上得到。 在有些应用中，可使用低温度漂移和低老化的晶体而不需要补偿。晶体振荡器中的清理电容（与C5并联）可用来精确地设置初始频率。 发送器和接收器间的频率偏移在CC1020中测量，且可被AFC寄存器读回。测得的频率偏移可用来校准使用发送器作为参考的接收器频率。更多信息见应用说明AN029 CC1020/1021 AFC，可在Chipcon网站上得到。 第 57页 共 85页 CC1020也可能使用高斯整形FSK（GFSK）。频谱整形特征改善了邻近信道功率（ACP）和占用带宽。在带陡峭频率转换的“真正”成。已包括若干特性来完成跳动，而不需对 接收器再次同步。更多内容见应用说明AN014频率跳动系统，可在Chipcon网站得FSK系统里，频谱很宽广。通过软化频率转换，频谱可显著变窄。因此，使用GFSK，更高数据率可在同样带宽中被传输。 低成本系统 由于CC1020提供不带任何外部滤波器的真正窄波段多路性能，故可使系统低成本且高性能。使用片内频率调谐，振荡器晶体可为低成本的50ppm频率容差晶体。 电池操作系统 在低功率应用中，当CC1020不为活动时，必须使用功率下降模式。决定于起始时间要求，振荡器核心可在功率降低期间得到功率。关于如何实现高效功率管理，见50页17节。 高可靠性系统 通过降低模块概率，使用SAW滤波器作为预选器将改善不良环境的通信可靠性。由于滤波器插入损失，接收器灵敏度和输出功率将降低。通过只在RX路径中插入滤波器，加上外部RX/TX转换，只有接收器灵敏度降低，输出功率保持不变。PA_EN和LNA_EN脚可配置去控制外部LNA,RX/TX转换或功率放大器。这些通过INTERFACE寄存器控制。 频率跳动伸展频谱系统（FHSS） 由于PLL的超快速锁定特性，CC1020对频率跳动系统也非常适合。1-100跳动/秒的跳动率被广泛使用，决定于比特率和在每个发送期间被送入数据的数量。2个频率寄存器（FREQ_A和FREQ_B）被设计，如此，下一个频率可在当前频率被使用时被设置。这2个频率之间的转换通过MAIN寄存器完 24．PCB布局建议 顶层必须用作信号通路，露出的面积必须用 到。 为了用CC1020实现频率跳动系统，须如下： 设置理想频率，校准和在不可变存储器中存储如下寄存器设定： STATUS1[3:0]:CHP_CURRENT[3:0] STATUS2[4:0]:VCO_ARRAY[4:0] STATUS3[4:0]:VCO_CAL_CURRENT[5:0] 对每个理想频率重复校准。VCO_CAL_CURRENT[5:0]不依赖于RF频率，同样的值可对所有频率使用。 当执行频率跳动时，对相应TEST1、TEST2、TEST3寄存器写入存储的值，启用代理： TEST1[3:0]:CHP_CO[3:0] TEST2[4:0]: VCO_AO[4:0] TEST2[5]: VCO_OVERRIDE TEST2[6]: CHP_OVERRIDE TEST3[5:0]: VCO_CO[5:0] TEST3[6]: VCO_CAL_OVERRIDE CHP_CO[3:0]为从CHP_CURRENT[3:0]读取的寄存器设定，VCO_AO[4:0]为从VCO_ARRAY[4:0] 读取的寄存器设定， VCO_CO[5:0]为从VCO_CAL_CURRENT[5:0]读取的寄存器设定。 注意代理位VCO_OVERRIDE, CHP_OVERRIDE和VCO_CAL_OVERRIDE在运行再次校准时必须关闭。 连接到地的金属填充。 第 58页 共 85页 芯片之下的面积用作接地，必须通过若干路径连接到底部接地平面上。在Chipcon参考设计中，我们在暴露的硬连接垫放置了9个通路。在焊接回流过程中，为了避免焊接通过通路移动，这些通路必须在PCB的元件侧被覆盖（用焊接材料覆盖）。 每个解耦电容器必须尽可能放置在靠近供给脚的地方。每个解耦电容器必须通过单独的通路连接到功率线（和功率平面）上。 外部元件必须尽可能效，推荐表面装配设 25．天线考虑 CC1020可搭配不同的天线使用。对短距离通讯，最通用的天线为单极，螺旋和环状天线。 单极天线为谐振天线，其长度对应于电波长的1/4（λ/4）。它们很容易设计，能简单地作为一段线甚至集成到PCB上来实现。 短于λ/4的非谐振单极天线也可被使用，单通信范围缩小了。这样的天线最好是集成到PCB上。 螺旋天线可认为是单极天线和环状天线的联合。螺旋天线优化起来比简单的单极天线要复杂。 26．配置寄存器 CC1020配置由设置8位的寄存器来完成。配置数据基于选择的系统参数，可容易地在SmartRF Studio软件上得到。在RESET之后，所有寄存器置为默认值。TEST寄存器不许由用户更改。 备。 为了避免噪声影响RF电路，在放置微控制器时必须有预防措施。 带完整组合CC1020EMX复制模块的CC1020/1070DK开发包可得到。为了达到最佳性能，强烈建议严格遵守这个参考布局。布局文件可在Chipcon网站上得到。 环状天线很容易集成到PCB上，单由于复杂的阻抗匹配而效率不高。 λ/4单极天线的长度为： L=7125/f 其中f单位为MHz，得出的长度为cm单位。868MHz下天线应该为8.2cm，434MHz下为16.4 cm。 更多内容参考应用说明AN003 SRD天线，可在Chipcon网站上得到。 Chipcon推荐使用SmartRF Studio软件上得到的寄存器配置。请在Chipcon网站上检查SmartRF Studio软件的更新。 第 59页 共 85页 26.1．CC1020寄存器概述 地址 字节名 描述00h MAIN 主控制寄存器01h INTERFACE 接口控制寄存器02h RESET 数字模块重置寄存器03h SEQUENCING 自动功率上升序列控制寄存器04h FREQ2A 频率寄存器2A05h FREQ 1A 频率寄存器1A06h FREQ0A 频率寄存器0A07h CLOCKA 时钟产生寄存器A08h FREQ2B 频率寄存器2B09h FREQ1B 频率寄存器1B0Ah FREQ0B 频率寄存器0B0Bh CLOCKB 时钟产生寄存器B0Ch VCO VCO电流控制寄存器0Dh MODEM 调制解调器控制寄存器0Eh DEVIATION TX频率背离寄存器0Fh AFCCONTROL RX AFC控制寄存器10h FILTER 信道滤波/RSSI控制寄存器11h VGA1 VGA控制寄存器112h VGA2 VGA控制寄存器213h VGA3 VGA控制寄存器314h VGA4 VGA控制寄存器415h LOCK 锁定控制寄存器16h FRONTEND 前端偏电流控制寄存器17h ANALOG 模拟模块控制寄存器18h BUFFSWING LO缓冲控制寄存器19h BUFFCURRENT LO缓冲和偏电流控制寄存器1Ah PLLBW PLL回路带宽/负荷泵电流控制寄存器1Bh CALIBRATE PLL校准控制寄存器1Ch PAPOWER 功率放大器输出功率寄存器1Dh MATCH 匹配电容组控制寄存器，为RX和TX阻抗匹配1Eh PHASECOMP 对LO I/Q的相位误差补偿控制寄存器1Fh GAINCOMP 对混频器I/Q的增益误差补偿控制寄存器20h POWERDOWN 功率下降控制寄存器21h TEST1 PLL校准的测试寄存器22h TEST2 PLL校准的测试寄存器23h TEST3 PLL校准的测试寄存器24h TEST4 负荷泵和IF链测试的测试寄存器25h TEST5 ADC测试的测试寄存器26h TEST6 VGA测试的测试寄存器27h TEST7 VGA测试的测试寄存器40h STATUS 状态信息寄存器（PLL锁定，RSSI，校准准备等） 41h RESETDONE 数字模块重置状态寄存器42h RSSI 接收信号强度寄存器43h AFC 对IF的平均接收频率背离（可被AFC使用）44h GAUSSFILTER 数字FM解调器寄存器45h STATUS1 PLL校准结果等的状态（测试用）46h STATUS2 PLL校准结果等的状态（测试用）47h STATUS3 PLL校准结果等的状态（测试用）48h STATUS4 ADC信号的状态（测试用）49h STATUS5 信道滤波器“I”信号的状态（测试用）4Ah STATUS6 信道滤波器“Q”信号的状态（测试用）4Bh STATUS7 AGC的状态（测试用） 第 60页 共 85页 MAIN寄存器（00h） 寄存器 名称 默认值活动描述MAIN[7] RXTX - -RX/TX转换，0：RX，1：TXMAIN[6] FREG - -频率寄存器的选择，0：寄存器A，1：寄存器B MAIN[5:4] PD_MODE[1:0] - - 功率下降模式 0（00）：TX中接收链功率下降，RX中PA功率下降。1（01）：TX和RX中接收链和PA均功率下降 2（10）：单独模块可通过设置POWERDOWN寄存器进入功率下降 MAIN[3] FSPD MAIN[2] XOSCPD MAIN[1] BIASPD MAIN[0] RESET_N 3（11）：自动功率上升序列活动（见下面） - H频率合成器功率下降- H晶体振荡器核心功率下降- HBIAS(电流产生器)和晶体振荡器缓冲功率下降 - L 重置，活动低。写RESET_N为低将MAIN之外其他寄 存器置为默认值。MAIN中的位无默认值，直接通过配置接口写入。必须置为高来完成重置。 MAIN寄存器（00h）当使用自动功率上升序列时（RXTX =0, PD_MODE[1:0] =11)） 寄存器 名称 默认值 活动 描述 自动功率上升序列只在RX下工作（RXTX =0） 频率寄存器的选择，0：寄存器A，1：寄存器B 置PDMODE[1:0]=3 (11)开启序列 在再次进入功率下降前控制PLL校准 0：作为序列的一部分从不执行PLL校准 1：在序列末端总执行PLL校准 2：在每第16个序列末端执行PLL校准 3：在每第256个序列末端执行PLL校准 MAIN[1] SEQ_PD MAIN[0] RESET_N - ↑ 1：将芯片进入功率降低，等待下一个功率上升序列的开 始 - L 重置，活动低。写RESET_N低将MAIN之外其他寄存 器置为默认值。MAIN中的位无默认值，直接通过配置接口写入。必须置为高来完成重置。 MAIN[7] RXTX - -MAIN[6] FREG - -MAIN[5:4] PDMODE[1:0] - HMAIN[3:2] SEQ_CAL[1:0] - - INTERFACE寄存器（01h） 寄存器 名称 默认值0 活动 描述 0：使用内部晶体振荡器，或外部正弦波，通过耦合电容反馈 1：内部晶体振荡器为功率降低，使用外部时钟 INTERFACE[6] SEP_DI_DO 0 H 为RX数据输出使用单独脚 0：DIO为RX下的数据输出和TX下的数据输入。LOCK脚可用（一般操作） 1：DIO总为输入，为RX数据输出使用单独脚 若SEQUENCING寄存器中SEP_DI_DO=1且SEQ_PSEL=0，则PD_MODE=3时DIO上的负跃迁用来开始功率上升序列。 第 61页 共 85页 INTERFACE[7] XOSC_BYPASS H 旁路内部晶体振荡器，使用外部时钟 INTERFACE[5] DCLK_LOCK 0 H PLL LOCK信号在同步模式时选通DCLK信号 只在PD_MODE=01时应用 0：DCLK总为0 1：DCLK总为1，除非PLL锁定 INTERFACE[4] DCLK_CS 0 H 载波感应指示器在同步模式时选通DCLK信号 接收链活动时使用 在TX模式下总置为0 0：DCLK不依赖于载波感应指示器 1：DCLK总为1，除非载波感应被指示 INTERFACE[3] EXT_PA 0 H 使用PA_EN脚控制外部PA 0：PA_EN脚总等于EXT_PA_POL位 1：在内部PA开启时声明PA_EN脚 INTERFACE[2] EXT_LNA 0 H 使用LNA_EN脚控制外部PA 0：LNA_EN脚总等于EXT_PA_POL位 1：在内部LNA开启时声明PA_EN脚 INTERFACE[1] EXT_PA_POL 0 H 外部PA控制的极性 0：当活动外部PA时PA_EN脚为“0” 1：当活动外部PA时PA_EN脚为“1” INTERFACE[0] EXT_LNA_POL 0 H 外部LNA控制的极性 0：当活动外部LNA时LNA_EN脚为“0” 1：当活动外部LNA时LNA_EN脚为“1” 注：若TEST4寄存器中TF_ENABLE=1 或 TA_ENABLE=1，则INTERFACE[3 :0]控制模拟测试模块：INTERFACE[3] = TEST_PD, INTERFACE[2:0] = TEEST_PD= ST_MODE[2:0]. 否则，TEEST_PD=1且TEST_MODE[2:0]=001。 RESET寄存器（02h） 寄存器 名称 默认值 活动 描述 RESET[7] ADC_RESET_N RESET[6] AGC_RESET_N RESET[5] GAUSS_RESET_N RESET[4] AFC_RESET_N RESET[3] BITSYNC_RESET_N RESET[2] SYNTH_RESET_N RESET[1] SEQ_RESET_N RESET[0] CAL_LOCK_RESET_N RESET寄存器中的位是自清理（当重置操作开始时置为1）的。为完成重置，相应的数字时钟必须运行。在写RESET寄存器后，用户必须确定所有重置操作均已完成。 0 L 重置ADC控制逻辑 0 L 重置AGC（VGA控制）控制逻辑 0 0 0 0 L 重置高斯数据滤波器 L 重置调制器，位同步逻辑和PN9PRBS产生器 L 重置频率合成器的数字部分 L 重置校准逻辑和锁定探测器 0 L 重置AFC/FSK决定等级逻辑 0 L 重置功率上升序列逻辑 注：在MAIN寄存器中写入RESET_N=0可重置CC1020。在正常工作中重置寄存器不可使用。 第 62页 共 85页 SEQUENCING寄存器（03h） 寄存器 名称 默认值 活动 描述 0：PSEL脚不开始序列。DIO上的负跃迁开始功率上升序列，若SEP_DI_DO=1 1：PSEL脚上的负跃迁开始功率上升序列。 SEQUENCING[6:4] RX_WAIT[2:0] 0 - 等待时间从PLL进行锁定直到RX功率上升 0：等待大约32ADC_CLK周期（26us） 1：等待大约44ADC_CLK周期（36us） 2：等待大约64ADC_CLK周期（52us） 3：等待大约88ADC_CLK周期（72us） 4：等待大约128ADC_CLK周期（104us） 5：等待大约176ADC_CLK周期（143us） 6：等待大约256ADC_CLK周期（208us） 7：在RX功率上升前无附加等待时间 SEQUENCING[3:0] CS_WAIT[3:0] 10 - 载波感应的从RX功率上升的等待时间 0：功率下降前等待20FILTER_CLK周期 1：功率下降前等待22FILTER_CLK周期 2：功率下降前等待24FILTER_CLK周期 3：功率下降前等待26FILTER_CLK周期 4：功率下降前等待28FILTER_CLK周期 5：功率下降前等待30FILTER_CLK周期 6：功率下降前等待32FILTER_CLK周期 7：功率下降前等待36FILTER_CLK周期 8：功率下降前等待40FILTER_CLK周期 9：功率下降前等待44FILTER_CLK周期 10：功率下降前等待48FILTER_CLK周期 11：功率下降前等待52FILTER_CLK周期 12：功率下降前等待56FILTER_CLK周期 13：功率下降前等待60FILTER_CLK周期 14：功率下降前等待64FILTER_CLK周期 15：功率下降前等待72FILTER_CLK周期 SEQUENCING[7] SEQ_PSEL 1 H 使用PSEL脚开始序列 FREQ_2A寄存器（04h） 寄存器 名称 默认值 活动- 描述 频率控制词汇A的8MSB FREQ_2A[7:0] FREQ_A[22:15] 131 FREQ_1A寄存器（05h） 寄存器 名称 默认值 活动- 描述 频率控制词汇A的15到8位 FREQ_1A[7:0] FREQ_A[14:7] 177 FREQ_0A寄存器（06h） 寄存器 名称 默认值124 1 活动- 描述 频率控制词汇A的7LSB FREQ_0A[7:1] FREQ_A[6:0] FREQ_0A[0] DITHER_A H 对频率A开启抖动 第 63页 共 85页 CLOCK_A寄存器（07h） 寄存器 名称 默认值 CLOCK_A[7:5] REF_DIV_A[2:0] 2 - 参考频率约数（A）： 0：不支持 1：REF_CLK频率=晶体频率/2 7：REF_CLK频率=晶体频率/8 CLOCK_A[4:2] MCLK_DIV1_A[2:0] 4 - 调制解调器时钟分配器1（A）： 0：除以2.5 1：除以3 2：除以4 3：除以7.5 4：除以12.5 5：除以40 6：除以48 7：除以64 CLOCK_A[1:0] MCLK_DIV2_A[1:0] 0 - 调制解调器时钟分配器2（A）： 0：除以1 1：除以2 2：除以4 3：除以8 MODEM_CLK频率为FREF频率除以分配器1和分配器2的乘积。 Baud率为MODEM_CLK频率除以8。 活动 描述 FREQ_2B寄存器（08h） 寄存器 名称 默认值 活动- 描述 频率控制词汇B的8MSB FREQ_2B[7:0] FREQ_B[22:15] 131 FREQ_1B寄存器（09h） 寄存器 名称 默认值 活动- 描述 频率控制词汇B的15到8位 FREQ_1B[7:0] FREQ_B[14:7] 189 FREQ_0B寄存器（0Ah） 寄存器 名称 默认值FREQ_0B[7:1] FREQ_B[6:0] 124 FREQ_0B[0] DITHER_B 1 活动- 描述 频率控制词汇B的7LSB H 对频率B开启抖动 CLOCK_B寄存器（0Bh） 寄存器 名称 默认值活动描述 CLOCK_B[7:5] REF_DIV_B[2:0] 2 - 参考频率约数（B）： 0：不支持 1：REF_CLK频率=晶体频率/2 7：REF_CLK频率=晶体频率/8 第 64页 共 85页 CLOCK_B[4:2] MCLK_DIV1_B[2:0] 4 - 调制解调器时钟分配器1（B）： 0：除以2.5 1：除以3 2：除以4 3：除以7.5 4：除以12.5 5：除以40 6：除以48 7：除以64 CLOCK_B[1:0] MCLK_DIV2_B[1:0] 0 - 调制解调器时钟分配器2（B）： 0：除以1 1：除以2 2：除以4 3：除以8 MODEM_CLK频率为FREF频率除以分配器1和分配器2的乘积。 Baud率为MODEM_CLK频率除以8。 VCO寄存器（0Ch） 寄存器 名称 默认值 VCO[7:4] VCO_CURRENT_A[3:0] 8 - 对频率A,VCO核心中电流的控制 0：VCO核心中1.4mA电流 1：VCO核心中1.8mA电流 2：VCO核心中2.1mA电流 3：VCO核心中2.5mA电流 4：VCO核心中2.8mA电流 5：VCO核心中3.2mA电流 6：VCO核心中3.5mA电流 7：VCO核心中3.9mA电流 8：VCO核心中4.2mA电流 9：VCO核心中4.6mA电流 10：VCO核心中4.9mA电流 11：VCO核心中5.3mA电流 12：VCO核心中5.6mA电流 13：VCO核心中6.0mA电流 14：VCO核心中6.4mA电流 15：VCO核心中6.7mA电流 推荐设置：VCO_CURRENT_A=4 VCO[3:0] VCO_CURRENT_B[3:0] 8 - 对频率B,VCO核心中电流的控制 电流阶与VCO_CURRENT_A中相同 推荐设置：VCO_CURRENT_B=4 活动 描述 第 65页 共 85页 MODEM寄存器（0Dh） 寄存器 名称 默认值 活动 描述 MODEM[7] - 0 - 保留，写0 MODEM[6:4] ADC_DIV[2:0] - ADC时钟约数 0：不支持 1：ADC频率=XOSC频率/4 2：ADC频率=XOSC频率/4 3：ADC频率=XOSC频率/4 4：ADC频率=XOSC频率/4 5：ADC频率=XOSC频率/4 6：ADC频率=XOSC频率/4 7：ADC频率=XOSC频率/4 注意，媒介频率必须尽可能靠近307.2kHz。ADC时钟频率总是媒介频率的4倍，必须尽可能靠近1.2288MHz。 MODEM[3] - 0 - 保留，写0 MODEM[2] PN9_ENABLE 0 用PN9伪随机位序列开启TX和RX的搅合 0：PN9搅合关闭 1：PN9搅合开启 通过只发送0，然后计算接收到的0的数量，PN9伪随机位序列可用作BER测试上。 MODEM[1:0] DATA_FORMAT[1:0] 0 - 调制解调器数据格式化 0（00）：NRZ操作 1（01）：曼切斯特操作 2（10）：透明异步UART操作，置DCLK=0 3（11）：透明异步UART操作，置DCLK=1 DEVIATION寄存器（0Eh） 寄存器 名称 默认值 活动 描述 DEVIATION[7] TX_SHAPING 1 H 开启对已发送数据的高斯整形 推荐设置：TX_SHAPING=1 DEVIATION[6:4] TXDEV_X[2:0] DEVIATION[3:0] TXDEV_M[3:0] 6 8 - 发送频率背离指数 - 发送频率背离尾数 402-470MHz波段的背离： 804-940MHz波段的背离： 开关键控（OOK）用在RX/TX下，若TXDEV_M[3 :0]=0 为找到TXDEV_M，给出背离合TXDEV_X： 第 66页 共 85页 在 402-470MHz 波， 在 若TXDEV_M<8，减少TXDEV_X然后再试。 若TXDEV_M>16，增加TXDEV_X然后再试。 804-940MHz 波。 段段 AFC_CONTROL寄存器（0Fh） 寄存器 名称 默认值2 活动- 描述 控制对精度的AFC设定时间 0：AFC关闭，零平均频率用在解调器里 1：最快速设定，频率在1 0/1位平均 2：中速设定，频率在2 0/1位平均 3：最低速设定，频率在4 0/1位平均 推荐设定：对更高精确度AFC_CONTROL=3 AFC_CONTROL[5:4] RXDEV_X[1:0] 1 AFC_CONTROL[3:0] RXDEV_M[3:0]12 - RX频率背离指数 - RX频率背离尾数 期望RX背离应为： Baud率*RXDEV_M*RXDEV_M=3*背离* Baud率 为得到RXDEV_M，给出背离和RXDEV_X： 若RXDEV_M<8则减小RXDEV_X且再次尝试。若RXDEV_M>16则增加RXDEV_X且再次尝试。 注：对GFSK在100kBaud数据率及以下，RX频率背离必须接近TX频率背离的一半。对FSK和GFSK在100kBaud数据率及以上，RX频率背离必须接近TX频率背离。 AFC_CONTROL[7 :6] SETTLING[1:0] FILTER寄存器（10h） 寄存器 名称 默认值FILTER[7] FILTER_BYPASS 0 活动描述 H 旁路模拟映像拒斥/反别名滤波器。为在高Baud率下 增加的动态范围，置为1。 推荐设置： 低于76.8kBaud时FILTER_BYPASS=0 FILTER[6:5] DEC_SHIFT[1:0] 0 76.8kBaud及以上时FILTERBYPASS=1 - 转换十进制器输入的额外比特数 （可能改善滤波器精度和降低功率消耗） 推荐设置： 当DEC_DIV<1时DEC_SHIFT=0 当优化的灵敏度和1 第 67页 共 85页 FILTER[4:0] DEC_DIV[4:0] 0 - 十进制时钟约数 0：十进制时钟约数=1，307.2kHz信道滤波器BW 1：十进制时钟约数=2，153.6kHz信道滤波器BW …… 30：十进制时钟约数=31，9.91kHz信道滤波器BW 31：十进制时钟约数=32，9.6kHz信道滤波器BW 信道滤波器带宽为307.2kHz，被十进制时钟约数除。 VGA1寄存器（11h） 寄存器 名称 默认值活动描述VGA1[7:6] CS_SET[1:0] 1 - 在载波感应被指示前（例如在LOCK脚），设置连续 采样的数目在或高于载波感应等级 0：在第一个采样在或高于载波感应等级后设置载波感应 1：在第三个采样在或高于载波感应等级后设置载波感应 2：在第四个采样在或高于载波感应等级后设置载波感应 由于在增加的载波感应响应时间损失时噪声的缘故，增加的CS_SET减少了“错误”载波感应事件的数目 VGA1[5] CS_RESET 1 - 在载波感应指示被重置前（例如在LOCK脚），设置 连续采样的数目低于载波感应等级 0：在第一个采样低于载波感应等级后重置载波感应 1：在第二个采样低于载波感应等级后重置载波感应 推荐设置：由于噪声的作用，为减少损失载波感应的几率，置CS_RESET=1 VGA1[4:2] VGA_WAIT[2:0] 1 - 当频率在A和B间改变或PLL在RX功率上升后已 失去锁定，在VGA增益改变后，控制AGC、位同步、AFC和RSSI等级被冻结时间的长度 0：冻结操作为16滤波器时钟，8/（滤波BW）秒 1：冻结操作为20滤波器时钟，8/（滤波BW）秒 2：冻结操作为24滤波器时钟，8/（滤波BW）秒 3：冻结操作为28滤波器时钟，8/（滤波BW）秒 4：冻结操作为32滤波器时钟，8/（滤波BW）秒 5：冻结操作为40滤波器时钟，8/（滤波BW）秒 6：冻结操作为48滤波器时钟，8/（滤波BW）秒 7：无条件冻结当前等级 VGA1[1:0] VGA_FREEZE[1:0] 1 - 当频率在A和B间改变或PLL在RX功率上升后已失去锁定，在VGA增益改变后，控制AGC、位同步、AFC和RSSI等级的附加时间 0：冻结等级大约16ADC_CLK周期（13us） 1：冻结等级大约32ADC_CLK周期（26us） 2：冻结等级大约64ADC_CLK周期（52us） 第 68页 共 85页 3：冻结等级大约128ADC_CLK周期（104us） VGA2寄存器（12h） 寄存器 名称 默认值 活动 0：最小LNA2增益 1：中等LNA2增益 推荐设置：LNA2_MIN=0时有最佳选择性 VGA2[6] LNA2_MAX 1 - VGA中使用的最大LNA2设定 0：中等LNA2增益 1： 最大LNA2增益 推荐设置：LNA2_MAX=1时有最佳灵敏度 VGA2[5:4] LNA2_SETTING[1:0] 3 - 选择LNA增益必须改变哪一个VGA设定 0：在低于最小VGA设定时应用LNA2改变 1：在大约1/3VGA设定时应用LNA2改变 2：在大约2/3VGA设定时应用LNA2改变 3：在高于最大VGA设定时应用LNA2改变 推荐设置： 若VGA_SETTING<10则LNA2_SETTING=0,否则LNA2_SETTING=1 若LNA2_MIN=1且LNA2_MAX=0，则LNA2设定由LNA2_SETTING控制 0：在中等与最大LNA2增益之间 1：最小LNA2增益 2：中等LNA2增益 3：最大LNA2增益 VGA2[3] AGC_DISABLE 0 H 关闭AGC 0：AGC开启 1：AGC关闭（VGA_SETTING决定VGA增益） 推荐设置：AGC_DISABLE=0时有较好的动态范围 VGA2[2] AGC_HYSTERESIS 1 H 开启AGC磁滞 0：无磁滞。 1：磁滞开启。一行中的2个采样必须指示增益变化 推荐设置：AGC_HYSTERESIS=1 VGA2[1:0] AGC_AVG[1:0] 1 - 设置多少采样用来计算AGC/RSSI的平均输出数量 0：数量在2个滤波器输出采样上被平均 1：数量在4个滤波器输出采样上被平均 2：数量在8个滤波器输出采样上被平均 3：数量在16个滤波器输出采样上被平均 推荐设置：AGC_AVG=1 第 69页 共 85页 描述 VGA2[7] LNA2_MIN 0 - VGA中使用的最小LNA2设定 最佳AGC/RSSI精度时AGC_AVG=3 对自动功率上升序列，AGC_AVG和CS_SET值必须被选择，如此，载波感应在芯片再次进入功率下降前可被探测到。 VGA3寄存器（13h） 寄存器 名称 默认值1 活动- 在 VGA 描述 增益减少前，决定必须高于 CS_LEVEL+VGA_UP多少信号强度 0：在CS_LEVEL+VGA_UP之上，增益减少4.5dB 1：在CS_LEVEL+VGA_UP之上，增益减少6dB …… 6：在CS_LEVEL+VGA_UP之上，增益减少13.5dB7：在CS_LEVEL+VGA_UP之上，增益减少15dB RSSI,AGC和载波感应设置间的关系见38页图18。 VGA3[4:0] VGA_SETTING[4:0] 24 H 接收链开启时VGA设定将要被使用 这是AGC允许的最大增益 RSSI,AGC和载波感应设置间的关系见38页图18。 VGA3[7:5] VGA_DOWN[2:0] VGA4寄存器（14h） 寄存器 名称 默认值 1 活动 描述 VGA4[7:5] VGA_UP[2:0] - 若在由VGA_SETTING设置的最大值下没有准备好，则 决定在VGA增益增加处的等级 0：当信号低于CS_LEVEL时，增益增加 1：当信号低于CS_LEVEL+1.5dB时，增益增加 …… 6：当信号低于CS_LEVEL+9dB时，增益增加 7：当信号低于CS_LEVEL+10.5dB时，增益增加 RSSI,AGC和载波感应设置间的关系见38页图18。 VGA4[4:0] CS_LEVEL[4:0] 24 H 接收信号强度指示和AGC的参考等级 RSSI,AGC和载波感应设置间的关系见38页图18。 LOCK寄存器（15h） 寄存器 名称 默认值 LOCK[7:4] LOCK_SELECT[3:0] 0 - LOCK脚的信号选择 0：置为0 1：置为1 2: LOCK_CONTINUOUS (活动低) 3: LOCK_IN STANT (活动低) 第 70页 共 85页 活动 描述 4: CARRIER_SENSE (RSSI高于门限, 活动低) 5: CAL_CO MPLETE (活动低) 6: SEQ_ERROR（活动低） 7: FXOSC 8: REF_CLK 9: FILTER_CLK 10: DEC_CLK 11: PRE_CLK 12: DS_CLK 13: MODEM_CLK 14: VCO_CAL_COMP 15: F_COMP LOCK[3] WINDOW_WIDTH 0 - 选择锁定窗口宽度 0：锁定窗口宽度为2预引比例因子时钟周期宽度1：锁定窗口宽度为4预引比例因子时钟周期宽度推荐设置：WINDOW_WIDTH=0 LOCK[2] LOCK_MODE 0 - 选择锁定探测器模式 0：计数器重启模式 1：上/下计数器模式 推荐设置：LOCK_MODE=0 LOCK[1:0] LOCK_ACCURACY[1:0] 0 - 选择锁定精确度（计数器门限值） 0：计数器值为127时声明时钟，值为111时失去时钟 1：计数器值为255时声明时钟，值为239时失去时钟 2：计数器值为511时声明时钟，值为495时失去时钟 3：计数器值为1023时声明时钟，值为1007时失去时钟 推荐设置：LOCK_ACCURACY=0 注：置LOCK-SELECT=2来使用LOCK脚作为锁定指示器 FRONTEND寄存器（16h） 寄存器 名称 默认值2 活 描述 动 - 控制LNA,LNA2和混频器的电流 推荐设置：LNAMIX_CURRENT=1 FRONTEND[3] LNA_CURRENT[1:0] 1 - 控制LNA的电流 推荐设置：LNA_CURRENT=3 FRONTEND[3] MIX_CURRENT 0 - 控制混频器的电流 推荐设置： MIX_CURRENT=1，426-464 MHz, MIX_CURRENT=0 ，852-928 MHz. FRONTEND[2] LNA2_CURRENT 0 - 控制LNA2的电流 推荐设置： 第 71页 共 85页 FRONTEND[7:6] LNAMIX_CURRENT[1:0] LNA2_CURREN T=0，426-464 MHz, LNA2_CURRENT=1 ，852-928 MHz. FRONTEND[1] SDC_CURRENT 0 - 控制single-to-diff.转换器的电流 推荐设置： SDC_CURRENT=0，426-464 MHz, SDC_CURRENT=1，852-928 MHz. FRONTEND[0] LNAMIX_BIAS 1 - 控制前端偏压电流如何产生 0：恒定电流偏压 1：恒定Gm.R偏压 推荐设置：LNAMIX_BIAS=0 ANALOG寄存器（17h） 寄存器 名称 默认 活 描述 值动 ANALOG[7] BANDSELECT 1 - 频率波段选择 0：402-470MHz 1：804-940 MHz ANALOG[6] LO_DC 1 - 对混频器的较低LO DC等级 0：对混频器的高LO DC等级 1：对混频器的低LO DC等级 推荐设置： 402-470 MHz 下LO_DC=1 804-940 MHz 下LO_DC=0 ANALOG[5] VGA_BLANKING 1 H 改变VGA增益时，在VGA中启用模拟消隐 转换 0：消隐转换关闭 1：当增益改变时消隐转换打开约0.8us 推荐设置：VGA_BLANKING=0. ANALOG[4] PD_LONG 0 H 在相位侦测器中选择短或长重置延迟 0：短重置延迟 1：长重置延迟 推荐设置：PD_LONG=0 ANALOG[3] - 0 - 保留，写0 ANALOG[2] PA_BOOST 0 H 为更高输出功率推进PA偏压 推荐设置：PA_BOOST=1 ANALOG[1:0] DIV_BUFF_CURRENT[1:03 - 对VCO分隔器和缓冲器的全面偏压电流调整 0：名义VCO分隔器和缓冲器电流的4/6 1：名义VCO分隔器和缓冲器电流的4/5 2：名义VCO分隔器和缓冲器电流 3：名义VCO分隔器和缓冲器电流的4/3 推荐设置：DIV_BUFF_CURRENT=3 第 72页 共 85页 BUFF_SWING寄存器（18h） 寄存器 名称 默认 活动 - 预引摆动 0：名义摆动的2/3 1：名义摆动的1/2 2：名义摆动的2/5 3：名义摆动 推荐设置：PRE_SWING=0. BUFF_SWING[5:3] RX_SWING[2:0] 4 - LO缓冲电流，RX下（到混频器） 0：最小负载阻抗（最小摆动） …… 7：最大负载阻抗（最大摆动） 推荐设置：RX_SWING=2 BUFF_SWING[2:0] TX_SWING[2:0] 1 - LO缓冲摆动，TX下（到功率放大器驱动） 0：最小负载阻抗（最小摆动） …… 7：最大负载阻抗（最大摆动） 推荐设置： TX_ SWING =0 ，804-940 MHz. TX_ SWING =4， 402-470 MHz 描述 值 BUFF_SWING[7:6] PRE_SWING[1:0] 3 BUFF_CURRENT寄存器（19h） 寄存器 BUFF_CURRENT[7:6] 名称 PRE_CURRENT[1:0] 默认 活 描述 值动 1 - 预引电流比例 0：名义电流 1：名义电流的2/3 2：名义电流的1/2 3：名义电流的2/5 推荐设置：PRE_CURRENT=0. BUFF_CURRENT[5:3] RX_CURRENT[2:0] 4 - LO缓冲电流，RX下（到混频器） 0：最小缓冲电流 …… 7：最大缓冲电流 推荐设置：RX_CURRENT=4. BUFF_CURRENT[2:0] TX_CURRENT[2:0] 5 - LO缓冲电流，TX下（到PA驱动） 0：最小缓冲电流 …… 7：最大缓冲电流 推荐设置： ,TX_CURRENT=5 ，804-940 MHz. TX_CURRENT=2， 402-470 MHz 第 73页 共 85页 PLL_BW寄存器（1Ah） 寄存器 名称 默认值 活动- 负荷泵电流因素。 对理想PLL回路带宽，用来校准负荷泵电流。其值为： ，其中fref为参考频 率。 描述 PLL_BW[7:0] PLL_BW[7:0] 134 CALIBRATE寄存器（1Bh） 寄存器 名称 默认值 CALIBRATE[7] CAL_START 0 ↑ 1：校准开始 0：校准不活动 CALIBRATE[6] CAL_DUAL 0 H 对频率A和B使用校准结果 0：在A或B中存储结果，由F_REG(MAIN[6])定义 1：在A和B中存储结果 CALIBRATE[5:4] CAL_WAIT[1:0] 0 - 选择校准等待时间（影响精确度） 0（00）：校准时间大约90000 F_REF周期 1（01）：校准时间大约110000 F_REF周期 2（10）：校准时间大约130000 F_REF周期 3（11）：校准时间大约200000 F_REF周期 推荐设置：在校准PLL回路带宽下CAL_WAIT=3时有最好的精确度 CALIBRATE[3] - 0 - 保留，写0 CALIBRATE[2:0] CAL_ITERATE[2:0] 5 - 统计校准DAC的开始值 0（000）：DAC开始值1，校准后VC<0.49V 1（001）：DAC开始值2，校准后VC<0.66V 2（010）：DAC开始值3，校准后VC<0.82V 3（011）：DAC开始值4，校准后VC<0.99V 4（100）：DAC开始值5，校准后VC<1.15V 5（101）：DAC开始值6，校准后VC<1.32V 6（110）：DAC开始值7，校准后VC<1.48V 7（111）：DAC开始值8，校准后VC<1.65V 推荐设置：CAL_ITERATE=5 活动 描述 PA_POWER寄存器(1Ch) 寄存器 名称 默认值0 活动 - 0：高功率组关闭 1：最小高功率组的输出功率 …… 15：最大高功率组的输出功率 PA_POWER[3:0] PA_LOW[3:0] 15 - 控制低功率组的输出功率 0：低功率组关闭 第 74页 共 85页 描述 控制高功率组的输出功率 PA_POWER[7:4] PA_HIGH[3:0] 1：最小低功率组的输出功率 …… 15：最大低功率组的输出功率 MATCH寄存器(1Dh) 寄存器 名称 默认值0 0 活动 描述 REGISTER RX_MATCH[3:0] MATCH[3:0] TX_MATCH[3:0] - 对RX选择匹配电容器组的值。每步大约0.4pF。 - 对TX选择匹配电容器组的值。每步大约0.4pF。 PHASE_COM寄存器(1Eh) 寄存器 名称 默认值 PHASE_COMP[7:0] PHASE_COMP[7:0]0 - 对LO I/Q增益误差的有符号补偿。被映像拒 斥校准使用。 -128：在I和Q增益之间，大约-6.2度调整 -1：在I和Q增益之间，大约-0.02度调整 0：在I和Q增益之间，大约+0.02度调整 127：在I和Q增益之间，大约+6.2度调整 活动 描述 GAIN_COMP寄存器(1Fh) 寄存器 名称 默认值0 活动 描述 GAIN_COMP[7:0] GAIN_COMP[7:0] - 对混频器I/Q增益误差的有符号补偿。被映像拒 斥校准使用。 -128：在I和Q增益之间，大约-1.16dB调整 -1：在I和Q增益之间，大约-0.004dB调整 0：在I和Q增益之间，大约+0.004dB调整 127：在I和Q增益之间，大约+1.16dB调整 POWERDOWN寄存器（20h） 寄存器 名称 默认值 活动 描述 POWERDOWN[7] PA_PD POWERDOWN[6] VCO_PD POWERDOWN[5] BUFF_PD POWERDOWN[4] CHP_PD POWERDOWN[3] LNAMIX_PD POWERDOWN[2] VGA_PD POWERDOWN[1] FILTER_PD POWERDOWN[0] ADC_PD 0 H PD_MODE[1:0] =2时置PA为功率降低 0 0 0 0 0 0 0 H PD_MODE[1:0] =2时置VCO为功率降低 H PD_MODE[1:0] =2时置VCO分配器、LO缓冲为功 率降低 H PD_MODE[1:0] =2时置负荷泵为功率降低 H PD_MODE[1:0] =2时置LNA/混频器为功率降低 H PD_MODE[1:0] =2时置VGA为功率降低 H PD_MODE[1:0] =2时置映像滤波器为功率降低 H PD_MODE[1:0] =2时置ADC为功率降低 TEST1 寄存器 (21h, 仅供测试) 寄存器 名称 默认值4 活动 描述 TEST1[7:4] CAL_DAC_OPEN[3:0] TEST1[3:0] CHP_CO[3:0] - 校准DAC覆盖值，BREK_LOOP=1时活动 13 - 负荷泵电流覆盖值 第 75页 共 85页 TEST2寄存器 (22h, 仅供测试) 寄存器 名称 默认值0 0 0 16 活动 H 0：PLL回路关闭 1：PLL回路打开 TEST2[6] CHP_OVERRIDE TEST2[5] VCO_OVERRIDE TEST2[4:0] VCO_AO[4:0] H 0：使用校准值 1：使用CHP_CO[3:0]值 H 0：使用校准值 1：使用VCO_AO[4:0]值 - VCO_ARRAY覆盖值 描述 TEST2[7] BREAK_LOOP TEST3寄存器 (23h, 仅供测试) 寄存器 名称 默认值 TEST3[7] VCO_CAL_MANUAL 0 TEST3[6] VCO_CAL_OVERRIDE 0 H 开启“手动”VCO校准（测试用） H 覆盖VCO电流校准 0：使用校准值 1：使用VCO_CO[5 :0]值 若 VCO_CAL_MANUAL=1 ， 则 VCO_CAL_OVERRIDE控制VCO_CAL_CLK。然后使用负跃迁采样VCO_CAL_COMP. TEST3[5:0] VCO_CO[5:0] 6 - VCO_CAL_CURRENT覆盖值 活动 描述 TEST4寄存器 (24h, 仅供测试) 寄存器 名称 默认值 0 0 0 0 活动 H 关闭正常负荷泵操作 H 强制负荷泵输出“上”电流 H 强制负荷泵输出“下”电流 - 当TM_ENABLE=1时从混频器的I和Q输出的微分值 0：I输出负，Q输出负 1：I输出负，Q输出正 2：I输出正，Q输出负 3：I输出正，Q输出正 TEST4[2] TM_ENABLE TEST4[1] TF_ENABLE TEST4[0] TA_ENABLE 0 0 0 H 开启混频器输出的DC控制（测试用） H 连接模拟测试模块到滤波器输入 H 连接模拟测试模块到ADC输入 描述 TEST4[7] CHP_DISABLE TEST4[6] CHP_TEST_UP TEST4[5] CHP_TEST_DN TEST4[4:3] TM_IQ[1:0] If TF_ENABLE=1 or TA_ENABLE=1 in TEST4 register, then INTERFACE[3:0] controls analog test module: INTERFACE[3] = TEST_PD, INTERFACE[2:0] = TEST_MODE[2:0]. Otherwise, TEST_PD=1 and TEST_MODE[2]=1. 第 76页 共 85页 TEST5寄存器 (25h, 仅供测试) 寄存器 名称 默认值 活动 描述 TEST5[7] F_COMP_ENABLE 0 H 开启从相位侦测器的频率比较器输出F_COMP TEST5[6] SET_DITHER_CLOCK 1 H 开启delta-sigma时钟的抖动 DIO上输出ADC采样 TEST5[4] CHOP_DISABLE 0 H 在ADC综合中关闭切击 TEST5[3] SHAPING_DISABLE 0 TEST5[2] VCM_ROT_DISABLE 0 TEST5[1:0] ADC_ROTATE[1:0] 0 H 关闭ADC反馈不匹配整形 H 关闭VCM不匹配整形旋转 - 控制ADC输入旋转 0：在00 01 10 11序列中的旋转 1：在00 10 11 01序列中的旋转 2：总使用00位置 3：在00 10 00 10序列中的旋转 TEST5[5] ADC_TEST_OUT 0 H 当ADC_CLK在DCLK上输出时，在LOCK和 TEST6寄存器 (26h, 仅供测试) 寄存器 名称 默认值 活动 描述 TEST6[7:4] - TEST6[3] VGA_OVERRIDE TEST6[2] AC1O 0 - 保留，写0 0 - 覆盖VGA设定 0：大约0dB增益 1：大约-12dB增益 TEST6[1:0] AC2O[1:0] 0 - 对VGA中第二个AC耦合的覆盖值 0：大约0dB增益 1：大约-3dB增益 2：大约-12dB增益 3：大约-15dB增益 0 - 对VGA中第一个AC耦合的覆盖值 TEST7寄存器 (27h, 仅供测试) 寄存器 名称 默认值 活动 描述 TEST7[7:6] - TEST7[5:4] VGA1O[1:0] TEST7[3:2] VGA2O[1:0] TEST7[1:0] VGA3O[1:0] 0 - 保留，写0 0 0 0 - - - 对VGA阶段1的覆盖值 对VGA阶段2的覆盖值 对VGA阶段3的覆盖值 STATUS寄存器(40h, 只读) 寄存器 名称 默认值- 活动 描述 STATUS[7] CAL_COMPLETE STATUS[6] SEQ_ERROR STATUS[5] LOCK_INSTANT STATUS[4] LOCK_CONTINUOUS STATUS[3] CARRIER_SENSE STATUS[2] LOCK H 当PLL校准开始时置为0，校准结束时置为1 - H 在自动功率上升序列时PLL锁定失败，则置为1 - H 瞬时PLL锁定指示器 - - H PLL锁定指示器，由LOCK_ACCURACY定义 当PLL锁定时置为1 H 当RSSI高于CS_LEVEL时的载波感应 - H LOCK脚上的合理等级 第 77页 共 85页 STATUS[1] DCLK STATUS[0] DIO - H DCLK脚上的合理等级 - H DIO脚上的合理等级 RESET_DONE寄存器(41h, 只读) 寄存器 名称 默认值 RESET_DONE[7] ADC_RESET_DONE RESET_DONE[6] AGC_RESET_DONE RESET_DONE[5] GAUSS_RESET_DONE RESET_DONE[4] AFC_RESET_DONE RESET_DONE[3] BITSYNC_RESET_DONE RESET_DONE[2] SYNTH_RESET_DONE RESET_DONE[1] SEQ_RESET_DONE RESET_DONE[0] CAL_LOCK_RESET_DONE- H ADC控制逻辑重置完成 - H AGC(VGA控制) 逻辑重置完成 - H 高斯数据滤波器重置完成 - H AFC/FSK决定等级逻辑重置完成 - H 调制器，位同步逻辑和PN9 PRBS产生 器重置完成 - H 频率合成器的重置数字部分完成 - H 功率上升序列逻辑重置完成 - H 校准逻辑和锁定侦测器重置完成 活动 描述 RSSI寄存器(42h，只读) 寄存器 名称 默认值 活动 描述 RSSI[7] - RSSI[6:0] RSSI[6:0]- - 不使用，将读0 - - 接收信号强度指示器 相关功率由RSSI×1.5dB以对数范围给出 VGA增益由VGA_SETTING设置。见41页。 AFC寄存器(43h,只读) 寄存器 名称 默认值 - 活动 描述 AFC[7:0] AFC[7:0]- 从IF的平均接收频率背离。这个8位有符号值等于解调器决 定等级，可被AFC使用。 ∆F = Baud率 · AFC / 16 GAUSS_FILTER寄存器(44h) 寄存器 名称 默认值 GAUSS_FILTER[7:0] GAUSS_FILTER[7:0]- 活动 - 从名义IF的瞬时IF频率偏移读取。有符号 8位值。 ∆F = Baud率 · GAUSS_FILTER / 8 描述 STATUS1寄存器(45h, 仅供测试) 寄存器 名称 默认值 STATUS1[7:4] CAL_DAC[3:0] STATUS1[3:0] CHP_CURRENT[3:0] - - - 应用校准DAC值的状态向量定义 - 应用CHP_CURRENT值的状态向量定义 活动 描述 第 78页 共 85页 STATUS2寄存器(46h, 仅供测试) 寄存器 名称 默认值 STATUS2[7:5] CC1020_VERSION[2:0]- - CC1020版本号： 0：预先产品版本 1：第一批产品版本 2-7：为未来保留 STATUS2[4:0] VCO_ARRAY[4:0] - - 应用VCO_ARRAY值的状态向量定义 活动 描述 STATUS3寄存器(47h, 仅供测试) 寄存器 名称 默认值 活动 描述 STATUS3[7] F_COMP - - 从相位侦测器的频率比较器输出 STATUS3[6] VCO_CAL_COMP - - VCO电流校准比较器的读取 若由VCO_CURRENT_A/B定义的电流大于VCO，则等于1 STATUS3[5:0] VCO_CAL_CURRENT[5:0]- - 应用VCO_CAL+CURRENT值的状态向量定 义 STATUS4寄存器(48h, 仅供测试) 寄存器 名称 默认值 - - - 活动 - 描述 到ADC的混频器输入的读取 STATUS4[7:6] ADC_MIX[1:0] STATUS4[5:3] ADC_I[2:0] STATUS4[2:0] ADC_Q[2:0] - ADC“I”输出的读取 - ADC“Q”输出的读取 STATUS5寄存器(49h, 仅供测试) 寄存器 名称 默认值 - 活动 - 描述 来自信道滤波器的“I”输出的高位 STATUS5[7:0] FILTER_I[7:0] STATUS6寄存器(4Ah, 仅供测试) 寄存器 名称 默认值 - 活动 - 描述 来自信道滤波器的“Q”输出的高位 STATUS6[7:0] FILTER_Q[7:0] STATUS7寄存器(4Bh, 仅供测试) 寄存器 名称 默认值 STATUS7[7:5] - STATUS7[4:0] VGA_GAIN_OFFSET[4:0]- - 不使用，将读0 - - VGA_SETTING和由AGC设置的实际VGA 增益间的读数 活动 描述 第 79页 共 85页 27．安装描述（QFN 32） 第 80页 共 85页 安装符合JEDEC:MO-220 注：不许在CC1020下面在“脚＃1角安装一个通路，因为这个脚为内部连接到暴露的硬连接垫上，它是芯片的主接地。 27.1．安装标识 当询问与芯片相关的技术支持时，请给出整个标识信息，而不指示日期编码。 标准 0315为日期编码（03年，15周） 123为标签编码 RoHS 440为日期编码（04年，40周） 123为标签编码 A表示RoHS 第 81页 共 85页 27.2．推荐安装PCB设计（QFN 32） 注：上面只是图解，而不是实际比例。有14个千分之一寸直径的通过孔，对称地分布在包之下的接地垫里。参见CC1020EMX参考设计。 27.3．安装热特性 热阻抗 空气速率[m/s] 0 1 2 Rth.j-a[K/W] 21.4 18.9 17.0 27.4．焊接信息 标准封装和Pb-free封装的推荐焊接轮廓根据IPC/JEDEC J-STD-020B，2002年7月 27.5．塑料管规格 QFN 7×7mm抗静电管 盘规格 封装 QFN 32 管宽 8.5 ± 0.2 mm 管高 2.2 +0.2/-0.1 mm 管长 315 ± 1.25 mm 每个管的单位 43 27.6．载波带和轴规格 载波带和轴规格与EIA规范481一致 带和轴规格 封装 带宽 元件程度 孔程度 轴直径 每个轴的单位 4000 QFN32 16mm 12mm 4mm 13英尺 第 82页 共 85页 28．分类信息 分类部分数 CC1020-STB1 CC1020-STR1 CC1020-RTB1 CC1020-RTR1 CC1020/1070DK-433 CC1020/1070DK- 868/915 CC1020SK CC1020SK RoHS CC1020采样工具包，QFN32封装，标准装配，5pcsCC1020采样工具包，QFN32封装，RoHS装配，5pcs 1 1 描述 MOQ CC1020，QFN32封装，标准装配 43（管） CC1020，QFN32封装，标准装配 4000（盘和轴） CC1020，QFN32封装，RoHS适应Pb-free装配 43（管） CC1020，QFN32封装，RoHS适应Pb-free装配 4000（盘和轴） CC1020/CC1070开发工具包，433MHz CC1020/CC1070开发工具包，868/915MHz 1 1 MOQ = Minimum Order Quantity 29．总体信息 文件修订历史 修订本 1.4 日期 2003年11月 描述/变化 新的改进的映像校准路径。 为改进的数据包误差率的前导长度和同步词汇的改变。 包括模块/选择性的图表 对数字FM的改变 1.5 2004年2月 包括中间调制拒斥的数据 改变了信道间隔的信道宽度 最大功率下降电流从1uA变为1.8uA 1.6 2004年12月 不同的章节已经重组，改善了可读性 加入章节标号 电气特性更新 改变灵敏度图 改变868MHz操作下的ACP图 改变噪声图 更新输入/输出匹配节 更新VCO,PLL自校准节 更新接收器信道滤波带宽节 更新RSSI节 加入推荐的PCB封装引脚印制（QFN32） 加入缩写词列表 改变分类信息 产品状态定义 资料认定 预先通告 产品状态 已计划的或在开发中的 描述 这份资料包括产品开发的设计说明。可能在不予通知的情况下更改。 初步的 工程样品和第一批产品 这份资料包括初步的数据和将推后出版的增补数据。Chipcon保留在任何时间不作通知予以更改的权利。 无认定 全部产品 这份资料包括最后的说明。为了改进设计和提供最好的产 第 83页 共 85页 品，Chipcon保留在任何时间不作通知予以更改的权利。 陈旧的 不生产 这份资料包括Chipcon已经不再生产了的产品的说明。这份资料只供参考用。 不予承诺的内容 Chipcon AS公司认为，在出版时所有包含的信息都是正确和精确的。但Chipcon AS公司保留在不通知用户的情况下对产品作出更改的权利。Chipcon AS公司不承担任何有关所描述的产品使用的责任；不转让任何在专利权或其他权利下产品的许可。最新的更新信息在Chipcon公司的网站上可得到，或之间与本公司联系。 我们将尽可能把产品说明和功能的主要改动在Chipcon公司的网站上的产品细节勘误记录上给出。鼓励客户对产品和支持工具最近的更新提出意见。 产品停产根据Chipcon公司质量手册上的产品停产程序完成。包括通知最后一个购买选择。质量手册能在Chipncon公司网站上下载。 校准由整个系统的性能决定。保证系统依从校准是客户的职责。 商标 SmartRF 是Chipcon AS公司的注册商标。SmartRF 是运用RF图书馆单元，模块和设计专门技术的Chipcon科技平台。基于SmartRF技术，Chipcon公司开发了标准元件RF电路，并开发了基于客户要求和这种技术的全定制ASICs。 所有其他商标，注册商标及产品名由它们各自的拥有者拥有单独的所有权。 生命支持政策 Chipcon的产品不是为生命支持设施、设备或其它系统而设计的。这类系统包括，所产生的故障能给使用者造成严重人身伤害的，或者生命支持设备或系统上的关键元件的故障能导致生命支持设备或系统运行失败的，或影响其安全或效率的。Chipcon AS用户使用或出售这些产品用于以上这些用途的，自己负相应的责任，并同意因不合理的使用或出售造成的损失对Chipncon AS公司进行完全的赔偿。 第 84页 共 85页 30．地址信息 第 85页 共 85页 因篇幅问题不能全部显示，请点此查看更多更全内容