数字设计基础与运用第3章习题解答

习题3

3-1 解 该电路的状态图如图3-5所示，为摩尔型电路。 表3-4 nnn输入序列： 1 1 1 0 0 1 0 1 S X Z 0 1 状态序列：S0 S1 S2 S2 S3 S4 S5 S5 S1

S0 S0 S1 0 输出序列： 0 0 0 0 0 1 1 0

S1 S0 S2 0 最后一位输入后电路处于S1状态。

S2 S3 S2 0 S3 S4 S0 0 0 1 S4 S0 S5 0 1 S5 S5 S1 1 S1/0 1 S2/0 0 S3/0 0 S4/0 1 S5/1 S0/0 0 n+1S 1 0 1 0 Si/Z X 表3-5 图3-5 n0 1 X nS 3-2解 该电路的状态表如表3-5所示，为米里型电路。 A A/0 C/0 输入序列： 1 0 1 1 1 0 1 B A/0 C/1 状态序列： A C C D B C C D C C/0 D/0 输出序列： 0 0 0 0 1 0 0 D A/0 B/0 n+1nS/Z 最后一位输入后电路处于D状态。

3-3 解 逻辑符号如图3-8所示，真值表如表3-6所示，工作波形如图3-9所示。 表3-6 S Q n+1 S S R Q R 00 Qn 01 0 Q Q R 10 1 Q 11  图3-8 图3-9 3-4 解 输出波形如图3-11所示。

CP

S

R

图3-10

Q

Q 图3-11 1

CP CP J K D 图3-12 图3-14

Q Q

图3-15 图3-13 3-7 解 Q端波形如图3-17所示。 CP

Q T 1T T

CP C1 Q

Q

图3-16 图3-17

3-8 解 各触发器的Q端波形分别如图3-19(a)、(b)、(c)所示。 CP CP CP Q Q Q (a) (b) (c)

图3-19

3-9 解 Q端的输出波形如图3-21所示。 CP

J Q PR S K J 1J

C1 PR CP

K 1K CLR CLR R

Q

图3-20 Q

3-10 解 Q1、Q0的输出波形 如图3-23所示。 图3-21 S Q0 CLK S Q1 1J X 1D X C1 C1 1K Q1 Q1 R R Q0 Q0 CLK 图3-23 2 图3-22

3-5 解 Q端波形如图3-13所示。

3-6 解 Q端波形如图3-15所示。 3-11 解 8进制异步行波加法计数器电路如图3-24所示。

1D Q0 1D Q1 1D

Q2

CLK C1 QC1 C1

0 Q1

Q2

图3-24

3-12解 4进制异步行波可逆计数器电路如图3-25所示。 Q0 Q

1 1J 1 1J 1

CLK C1 =1 C1 1 1K Q1 1K 0 Q1 X 图3-25 3-13 解 5进制异步加法计数器电路如图3-26所示。

1 S Q2 1 S Q0 1 S Q1 1 1T1 1T 1 1T CLK C1 C1 C1 R Q0 R Q1 R Q2 &

图3-26 3-14 解 8进制同步减法计数器电路如图3-27所示。

1 1T Q0 1T Q1 & 1T Q2

C1 QC1 C1

0 Q1 Q2

CLK 图3-27

3-15 解 4进制同步可逆计数器电路如图3-28所示。

X 1 1J Q0 =1 1J Q1

C1 C1 1 1K Q1K 0 Q1 CLK

图3-28 3

3-16 解 用7493构成的13进制和172进制计数器电路分别如图3-29和图3-30所示，因为13=(1101)2，172=1610+12。

& Z QD QC QB QA R01

7493 R02CP CPA B

CLK

图3-29

& Z QD QC QB QA QD QC QB QA R01R01

7493 7493 R02CP R02CP CPA CPA BB

CLK

图3-30

3-17 分别用74163构成8421BCD和5421BCD加法计数器，并画出全状态图。 解 8421BCD加法计数器及全状态图如图3-31所示，采用同步清0方式变模。

1110 1100 1111 & 1 1101 0011 0000 0001 0010

CO QD QC QB QA LD

1 CLRP 0100 74163 1001 1011 CLK CP 1 T D C B A

1000 0111 0110 0101 1010 图3-31 5421BCD加法计数器及全状态图如图3-32所示，采用预置方式变模。根据5421BCD码的编码规律，当QDQCQBQA=0100时，下一个CP脉冲应置入1000；当QDQCQBQA=1100时，下一个CP脉冲应置入0000。因此，当QCQBQA=100时应使74163处于置数状态，即LD0，且预置数DCBAQD000。

4

1110 1101 1111 1 ≥1 1 0101 0011 0000 0001 0010 CO QD QC QB QA LD 1 CLRP1 0110 0100 74163 1100 CP CLK 1 T D C B A 0111 1011 1010 1001 1000 000 图3-32

3-18 直接用74163级联构成256进制同步加法计数器。 解 256进制同步加法计数器电路如图3-33所示。

1 1

CO QD QC QB QA LD CO QD QC QB QA LD 1 CLRCLR1 1 P1 P74163 74163

CP 1 CP T T

D C B A D C B A

CLK

图3-33

3-19 用74162构成2100进制程控加法计数器。当构成41进制计数器时，预置数Y为多少？

解 程控加法计数器如图3-34所示。当构成41进制计数器时，预置数Y=59并以8421BCD码形式输入。

1

CO QD QC QB QA LD CO QD QC QB QA LD

1 CLRCLR1 1 P1 P74162 74162

CP 1 CP T T

D C B A D C B A

CLK

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

预置数Y

图3-34

3-20 解 用预置法和清0法构成的6进制加法计数器及状态图分别如图3-35和图3-36所示。

5

&

0010 0001 0000 QD QC QB QA CLK CO CPU 74192 1 CPD BO 0011 0101 0100 LD D C B A CLR 0000 0

图3-35

& QD QC QB QA 0010 0001 0000

CLK CO CPU 74192 1 BO CPD

LD D C B A CLR 0011 0101 0100 1

图3-36

3-21 解 7进制减法计数器电路、计数状态图和工作波形如图3-37所示。 & 0001 0000 0010 CLK QD QC QB QA QD QC CO CPU 1 0110 74192 QB BO CLK CPD QA LD D C B A CLR 0100 0101 0011 LD 0110 0 图3-37 3-22 解 用74193构成的14进制加法计数器和减法计数器电路分别如图3-38和3-39所示。 & & QD QC QB QA QD QC QB QA CLK CO CPU 1 CO CPU 74193 74193 1 CPD BO CLKBO CPD LD D C B A CLR LD D C B A CLR 1 1

1101 0 图3-38 图3-39 6

3-23 解 OEN——输出使能，低电平有效，优先级最高； CLRA——异步清0，低电平有效，优先级第2； CLRS——同步清0，低电平有效，优先级第3；

LDA——异步置数，低电平有效，优先级第4；

CO Q3 Q2 Q1 Q0 OEN LDA CLRA LDS CLRS D3 D2 D1 D0 CP< 图3-40 LDS——同步置数，低电平有效，优先级第5；

CP——时钟信号，上升沿有效； D3D2D1D0——预置数输入。

该计数器有异步、同步两种不同的清0方式和异步、同步两种不同的置方式。该计数器的惯用符号如图3-40所示，用它构成的几种8421BCD码计数器电路如图3-41所示。 & & 0 0

CO Q3 Q2 Q1 Q0 OEN CO Q3 Q2 Q1 Q0 OEN

LDA 1 LDA 1 1 CLRA CLRA LDS 1 LDS 1 CLRS 1 CLRS D3 D2 D1 D0 CP< CLK D3 D2 D1 D0 CP< CLK

& &

0 0

CO Q3 Q2 Q1 Q0 OEN CO Q3 Q2 Q1 Q0 OEN

LDA LDA 1 1 CLRA 1 CLRA LDS 1 LDS 1 CLRS CLRS 1

D3 D2 D1 D0 CP< CLK D3 D2 D1 D0 CP< CLK 0000 0000 图3-41 3-24 用3-23题表3-7中描述的4位2进制同步加法计数器构成256进制计数器。 解 256进制计数器电路如图3-42所示。 0 0 1

CO Q3 Q2 Q1 Q0 OEN CO Q3 Q2 Q1 Q0 OEN

LDA LDA 1 1 1 CLRA 1 CLRA

LDS LDS 1 1 CLRS CLRS 1 1

CLK D3 D2 D1 D0 CP< D3 D2 D1 D0 CP<

图3-42

7

3-25 解 该计数器的功能表如表3-8所示。

表3-8 输入 CEN  1 0 0 D/U   0 1 LD 0 1 1 1 CP     DdCcBb功能说明 A QD QC QB QA a dcba 异步置数 nnnn QD QC QB QA 保持  加法计数 加法计数  减法计数 减法计数 输出

各输入信号的作用如下：

LD——异步置数控制，低电平有效；

CO QD QC QB QA LD CEN——计数使能，低电平有效；

D/U——减法/加法计数控制，高电平为减法，

MAX/MIN 74191 >CP D C B A CEN D/U 低电平为加法；

DCBA——预置数输入； 图3-44 CP——时钟信号，上升沿有效。 该芯片的逻辑功能为异步置数、计数使能的16进制可逆计数器，其惯用逻辑符号如图3-44所示，用它构成的两种计数规律的10进制计数器如图3-45所示。

& & CO QD QC QB QA LD CO QD QC QB QA LD 0 CEN 0 CEN MAX/MIN MAX/MIN 74191 74191 1 D/U 0 CLK >CP D/U CLK >CP D C B A 0000 D C B A 1001 图3-45 3-26 用74161构成24小时计时器，要求采用8421BCD码，且不允许出现毛刺。 解 用74161构成的24小时计时器如图3-46所示，时钟脉冲CLK的周期为1小时。由于要求采用8421BCD码，因此74161必须接为10进制计数器；由于不允许出现毛刺，因此74161不能使用异步清0方式变模。

8

&

&

1 & CO QD QC QB QA LD CO QD QC QB QA LD 1 CLRCLR1 1 P1 P74161 74161

CP 1 CP T T D C B A D C B A CLK 0 0 0 0 0 0 0 0 图3-46

3-27 用74163和四选一数据选择器构成1110010010序列产生器。

解 序列周期为10，因此首先需要用1片74163设计一个10进制计数器。又因为要求使用四选一数据选择器来产生序列，因此必须用四选一数据选择器来实现1个4输入逻辑函数，该逻辑函数的输入即为74163的输出变量QDQCQBQA，该逻辑函数的输出即为所要求的输出序列。

利用图3-47所示卡诺图，可以求得四选一数据选择器的地址选择变量A1A0=QBQA，数据输入变量D30,D2QC,D1QD,D0QC 。序列产生器电路如图3-48所示。 0

D3 D2 D1 D0 1 QBQA MUX Y Z

00 01 11 10 QDQC 1 A1 A0 00 1 1 0 1 & 1 01 0 1 0 0 11 CO QD QC QB QA LD     10 CLRP1 1 0   74163 CP CLR T 1 D C BA 图3-47 图3-48

3-28 解 左侧74161只工作在计数方式，从QD、QC、QB、QA输出可分别得到CLK的16分频、8分频、4分频和2分频信号输出；右侧74161可工作在置数和计数两种工作方式，电路按照程控计数器连接，分频次数N2=16-Y3Y2Y1Y0。

（1）此时数据选择器选择QC输出，N2=16-8=8，因此，输出Z的频率

9

fZfCLK256KHz4KHz； 8864（2）此时，总的分频次数NfCLK256KHz128，有两种具体的分频方案： fZ2KHz方案1：左侧74161 8分频，右侧74161 16分频，此时Y5Y4Y3Y2Y1Y0=100000；

方案2：左侧74161 16分频，右侧74161 8分频，此时Y5Y4Y3Y2Y1Y0=111000。 （3）要使输出Z的频率最高，则应两片74161 的分频次数都为最少，即两片74161 都为2分频，因此Y5Y4Y3Y2Y1Y0=001110。此时，最高输出频率

fZMAXfCLK256KHz64KHz 224（4）要使输出Z的频率最低，则应两片74161 的分频次数都为最高，即两片74161 都

为16分频，因此Y5Y4Y3Y2Y1Y0=110000。此时，最低输出频率

fZMINfCLK256KHz1KHz

16162563-29 解 有关表达式如下，全状态图如图3-51所示。

功能：自启动可控9进制计数器。X=1时，保持；X=0时，计数。

CLRQDQCQA LDQBQAQBQAQDQCQAQBQAX

PTX DQDQC

CQDQB BA0 1

10

0111 0011 Φ 0 0000 Φ 1 0001 1 0 0010 1 0 1000 1 1001 1 0 1010 0 Φ 1101 Φ 1111 0 0 0110 0 0101 0 0100 Φ 1011 0 1100 0 1110 1 1 1 1 1 图3-51 3-30 解 左移方式的3级移位寄存器电路如图3-52所示。

Q2 Q1 Q0 1J 1J 1J D

Q2 C1< Q1 C1< Q0 C1< 1K 1K 1K

CLK

图3-52

3-31 解 用D触发器构成的两级双向移位寄存器电路如图3-53所示。 X A0 A0 Q0 Q1 D1 Y 1D D1 Y 1D

D D0 D0

C1 C1 Q0 Q1

CLK

图3-53

3-32解 修改后的电路如图3-54所示。当Z=0时，上端74198处于保持状态；当Z=1时，上端74198处于置数状态，将下端74198的并行输出保存到该74198中。

QAQBQCQDQEQFQGQH 1 CLR M1

74198 CP M0 DR A B C D E F G H DL

1 Z

状态 启动 QAQBQCQDQEQFQGQH CLR M1

74198 CLK CP M0 1 DR A B C D E F G H DL

Q 1D 串入D

0 1111111 C1

Q

图3-54

3-33 解 首先外加一个宽度适中的正脉冲，使74198因M1M0=11而工作于置数方式，从而启动电路工作。第1个CLK脉冲到来时，将7位并行数据D6D5D4D3D2D1D0置入74198的QBQCQDQEQFQGQH，同时将标志0置入74198的QA中，Y端串行输出D0。启动脉冲结束后，M1M0=01，74198工作于右移方式。在接下来的第2~7个CLK脉冲到来时，74198一直右移，使D1~D6依次从Y端输出。第7个CLK脉冲到来后，标志0移入到QG，与门输出高电平，使Z=1，

11

一方面标志一次并/串变换结束，另一方面使M1M0=11，再次使74198处于置数方式，下一个CLK脉冲到来时再次置数，从而开始新一轮并/串变换。

3-34 用74198构成米里型1010110序列检测器，允许序列码重叠。 解 该序列检测器电路如图3-56所示。当在X输入端检测到规定的序列输入时，输出Z=1。

&

Z

1 1 1

QAQBQCQDQEQFQGQH 1 CLR M1 1 74198 0 CP CLK M0 DR A B C D E F G H DL

X

图3-56

3-35 用74194构成摩尔型0110序列检测器，不允许序列码重叠。 解 该序列检测器电路如图3-57所示。由于不允许序列码重叠，因此每当检测到0110序列输入时，Z=1，同时使M1M0=11，下一个CLK脉冲到来时74194置数，清除原来接收和存储的输入序列。 & Z

1 1

QA QB QC QD 1 CLR M1 1 74194

CLK CP M0 DR A B C D DL

X

111 图3-57

3-36 解 6进制扭环形计数器需要使用3级移位寄存器，采用右移方式时的电路如图3-58所示。 1 QA QB QC QD 1 CLR M1 0 74194 CLK CP M0 1 DR A B C D DL

图3-58

12

3-37 解 11进制变形扭环形计数器需要使用6级移位寄存器，采用左移方式时的电路如图3-59所示。 &

QAQBQCQDQEQFQGQH

1 CLR M1 1 74198 CP CLK M0 0 DR A B C D E F G H DL & QA QB QC QD QA QB QC QD 1 CLR M1 11 CLR M1 174194 74194 CLKCP M0 0 CP M0 0 D A B C D D RLDR A B C D DL

图3-59

3-38 解 4进制扭环形计数器需要两级触发器，电路连接如图3-60所示。

Q1 Q0 1D 1D Q0 Q1 1J 1J

C1 C1 C1 C1

Q1 Q0 1K 1K CLK Q0 Q1

CLK

图3-60

3-39 解 电路的全状态图如图3-62所示。当电路的初始状态为0001时，一个周期的输出序列为00010011010111。

1100/1 1110/1 0001/0 1111/1 0111/0 1000/1 1011/1 0010/0 0101/0 QAQBQCQD/Z 0100/0 1001/1 0011/0 1010/1 0000/0 1101/10110/0 图3-62

13

该电路有一个孤立状态0000。为了打破这个无效循环，可以对该状态进行译码，一旦出现0000状态，使74194的M1M0=11，下一个CLK脉冲到来时74194置入一个不全为0的状态（例如0001），即可进入到主循环。为此，对电路进行修改，ABCD=0001，

M0QAQBQCQD，其余不变。修改后的电路略。

3-40 以74194为核心，构成移位型“00011101”序列产生器。

解 状态划分和状态图如图3-63所示，序列产生器电路如图3-64所示。 000 001 011 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1 111 100 110 101 010 图3-63 Z 01001011 QA QB QC QD A2 D7 D6 D5 D4 D3 D2 D1 D0 1 M1 1CLR 74194 A1 74151 G 1 CLK 0M0 CP A0 Y DR A B C D DL 图3-64 3-41 解 存储容量C2816K8128K位。

3-42 解 HM6116的存储容量为2K8，连接关系如表3-9所示。由表3-9可见，可以用74138的A2A1A0分别连接CPU的A13A12A11，74138的G2A和G2B 分别连接CPU的A15和A14，则HM6116-1的片选CS连接74138的Y2，HM6116-2的片选CS连接74138的Y5，电路略。

表3-9

片外译码 A15A14A13A12A11 00010 ~ 00010 00101 ~ 00101 片内译码 A10A9A8A7A6A5A4A3A2A1A0 00000000000 ~ 11111111111 00000000000 ~ 11111111111 14芯片 HM6116-1 HM6116-2

14

地址范围 1000 ~ 17FFH 2800H ~ 2FFFH 3-43 GAL22V10中有10个D触发器，能够实现256进制异步计数器吗？为什么？ 解 不能。因为这10个D触发器的CP时钟端连接在一起，只能实现同步时序电路。 3-44 欲使GAL22V10的宏单元OLMC23实现寄存器输出（高有效），且次态方程为

Qn1AnBnCnDnAnDnQn，试画出该宏单元的电路结构，包括必要的乘积项和

S1、S0信息。

解 该宏单元的电路结构如图3-66所示。 1 AB 0 来自与阵列 CD SP ADQ D Q CLK Q AR 0 MUX D0 Q Y 去与阵列 Q A0D1 OLMC23

图3-66

D3 MUX D2 Y D1 D0 A1 A0 引脚

01 n3-45 用PLA和D触发器实现一个同步时序电路，其输出方程为ZnXnQ1Q0，次nn1n态方程为Q1n1XnQ1nXnQ0，Q0 。试画出电路连接图。 XnQ1nXnQ0n解 由于D触发器的次态方程为Qn1Dn，因此可画出电路的连接图如图3-67所示。

X CLK 1D >C1 1D >C1 Q1 Q1 Q0 Q0 Z 图3-67 15 3-46 解 CPLD有阵列扩展型和单元型两种电路结构，习惯上称为FPGA的器件属于单元型结构。

3-47 解 主动配置即主动重构，在这种配置方式中，是由PLD器件本身来控制配置过程的；而被动配置即被动重构，在这种配置方式中，是由微机来控制配置过程的。

3-48 解 XC9500系列CPLD器件采用FLASH编程工艺和ISP编程技术。

3-49 解 FB中包含可编程与阵列、乘积项调配电路和宏单元3部分，其中，可编程与阵列用于产生乘积项；乘积项调配电路用于再分配乘积项；宏单元用于改变电路的输出结构。

3-50 解 FLEX1OK系列CPLD器件采用SRAM编程工艺和ICR编程技术，它主要由逻辑阵列块LAB、嵌入式阵列块EAB、IO单元IOE和快速通道互连FTI等4部分组成。其中，LAB用于实现一般逻辑功能，EAB用于实现存储功能，IOE用于实现输入、输出功能，FTI用于各单元的快速互连。

3-51 解 PLD器件的开发过程一般包括以下4个阶段：设计输入，编译处理与仿真，器件编程（下载），器件测试。

自测题3

1. (30分)完成下列各题：

解

（1）内含存储器件，存在输出到输入的反馈，电路具有记忆功能； （2）米里型电路的输出表达式与外部输入X有关，而摩尔型电路的输出表达式与外部输入无关；米里型电路的状态表中输出Z与次态列在一起，而摩尔型电路的状态表中输出Z单独列出；米里型电路的状态图中输出Z与输入X一起位于向线旁，而摩尔型电路的状态图中输出Z位于状态圈中。

nnn

（3）J1K1栏的激励依次为0Φ，1Φ，Φ0，Φ1；T0栏的激励依次为1，1，1，1。

（4）Qn1JnQnKnQnDnDnQnDnQn，因此JD,KD。 （5）电路如图3-68所示。

Q0 1D

CLK C1

Q0

1D C1 Q1 1D C1 Q2 Q1 Q2 图3-68 （6）CPiCLK,J0K01,JiKiQ0Q1Qi2Qi1(i1~n1)。 （7）8，16，15。 （8）8K8位。

（9）GAL器件采用与或阵列结构。GAL22V10的OLMC有低有效组合输出、高有效组合

16

输出、低有效时序输出、高有效时序输出等4种组态方式。

（10）ISP、ICR的相同之处是它们都可以在电路或系统中对PLD器件编程。不同之处在于，ISP编程在计算机主导下进行；而ICR编程既可以在计算机主导下编程，也可以由PLD器件本身主导编程。

2. 解 CLK （1）与输入波形对应的Q1、Q0波形如图2所示。

X （2）该电路为同步时序电路。

（3）该电路实现移位寄存器功能。

Q1

Q0

图2

3. (15分)某同步时序逻辑电路的状态表如表3-11所示，试画出其状态图。如果电路的初始状态为A，输入X序列为010101001，试求其状态序列和输出序列。最后1位输入后，电路处于什么状态？

0/0 1/0 解 状态图如图3-71所示。 0/0

1/0 0/0 C A B 输入序列X： 0 1 0 1 0 1 0 0 1 状态序列S：A A B C D E D E A B 1/0 1/0

0/0 0/1 输出序列Z： 0 0 0 0 1 0 1 0 0

最后1位输入后，电路处于B状态。

E 1/0 图3-71

D 100KHz4KHz。 4. 解 fZ10075如果要实现68分频，预置数Y=100-68=32=(00110010)8421BCD。 5. 解 M=200=1612+8，电路连接如图3-73所示。 &

QD QC QB QA QD QC QB QA

R01R01 7493 7493 R02R02 CP CP CP CP BABA CLK

图3-73

6. (15分) 用74194构成模7计数器并画出全状态图。要求采用左移方式。 解 用74194构成的模7计数器电路及全状态图如图3-74所示。

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100101000010 0001001101110000 1011 0101 & QA QB QC QD 1010 11111 CLR M1 1 74194 CLK CP M0 0 DR A B C D DL 110101101000 1100 1110 图3-74

7. (附加题，20分) 天安门城楼是我国著名的古建筑。为了避免参观者过于拥挤带来安全隐患和损坏城楼，必须控制天安门城楼上的参观人数。试用74192为天安门城楼设计一个自动控制电路，当城楼上不满99人时，横杆自动抬起，允许购票者上楼；当城楼上满99人时，横杆自动放下，禁止参观者上楼。已知在天安门城楼西侧的登楼口和东侧的下楼口各设有一个传感器，每当一个人经过传感器时，产生一个负脉冲。假设不存在同时上、下楼的情况。

解 该控制电路本质上是一个模100的可逆计数器。设上、下楼传感器信号分别为X和Y，控制电路输出为Z，且Z=0表示横杆放下，Z=1表示横杆抬起，则控制电路如图3-75所示。

QD QC QB QA QD QC QB QA

Z X CPU CPU CO CO 74192 74192 Y CPD CPD BO BO LD D C B A CLR LD D C B A CLR

1 0 1 0 图3-75 18