[12]发明专利申请公布说明书
[21]申请号200710199506.X[51]Int.CI.
H01L 21/00 (2006.01)H01L 21/50 (2006.01)B81C 3/00 (2006.01)
[43]公开日2008年8月20日[22]申请日2007.12.10[21]申请号200710199506.X
[30]优先权
[32]2007.02.12 [33]US [31]11/673,652[71]申请人台湾积体电路制造股份有限公司
地址中国台湾新竹市[72]发明人张发源 赖宗沐 梁凯智 吴华书 贺庆雄
萧国裕 张浚威 刘铭棋 谢元智 蔡嘉雄 沈育民 白景中
[11]公开号CN 101246811A
[74]专利代理机构隆天国际知识产权代理有限公司
代理人陈晨
权利要求书 3 页 说明书 15 页 附图 8 页
[54]发明名称
制造微电子元件的方法
[57]摘要
本发明涉及一种制造微电子元件的方法，包括：形成顶部金属层于第一基板上，其中该顶部金属层包括多个内连线特征以及第一虚设特征；形成第一介电层于该顶部金属层上方；蚀刻在目标区域内的该第一介电层，其中该目标区域大体上垂直地对准该顶部金属层的所述多个内连线特征与该第一虚设特征；对该经蚀刻的第一介电层进行化学机械研磨工艺；以及在进行该化学机械研磨工艺之后，将该第一基板与第二基板结合。本发明提出的制造微电子元件的方法可提升化学机械研磨工艺性能、整个基板表面平坦度以及晶片连接质量。
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权 利 要 求 书
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1.一种制造微电子元件的方法，包括：
形成顶部金属层于第一基板上，其中该顶部金属层包括多个内连线特征以及第一虚设特征；
形成第一介电层于该顶部金属层上方；
蚀刻在目标区域内的该第一介电层，其中该目标区域大体上垂直地对准该顶部金属层的所述多个内连线特征与该第一虚设特征；
对该经蚀刻的第一介电层进行化学机械研磨工艺；以及 在进行该化学机械研磨工艺之后，将该第一基板与第二基板结合。 2.如权利要求1所述的制造微电子元件的方法，其中该第一虚设特征置于开口区域上，其中该开口区域选自由元件区域、注记线区域、框架区域、及其组合所组成的群组。
3.如权利要求1所述的制造微电子元件的方法，还包括形成位于该第一基板内的第二虚设特征。
4.如权利要求3所述的制造微电子元件的方法，其中形成该第二虚设特征的步骤包括形成一个结构，其中该结构选自由虚设栅极、虚设金属特征、虚设隔离区、虚设元件、及其组合所组成的群组。
5.如权利要求1所述的制造微电子元件的方法，还包括： 在该第一基板内形成多个金属氧化硅晶体管；以及
形成具有一结构的该第二基板，其中该结构选自由机械支撑结构、微电子机械系统元件、生物传感器、及其组合所组成的群组。
6.如权利要求1所述的制造微电子元件的方法，还包括： 在具有多个开口的该第一介电层上方形成图案化光致抗蚀剂层以蚀刻暴露位于该目标区域内的该第一介电层。
7.如权利要求1所述的制造微电子元件的方法，还包括： 在该第一介电层上方形成第二介电层，其中该第二介电层异于该第一介电层；以及
对该第二介电层预先进行化学机械研磨工艺，因此移除该目标区域内的该第二介电层并且暴露该目标区域内的该第一介电层。
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8.一种制造微电子元件的方法，包括：
形成第一图案化层于第一基板上，其中该第一图案化层具有多个特征； 形成第一材料层于该第一图案化层上；
蚀刻目标区域内的该第一材料层，其中该目标区域大体上垂直地对准该第一图案化层的所述多个特征；
在经蚀刻的该第一材料层上进行化学机械研磨工艺；以及 在进行该化学机械研磨工艺之后，将该第一基板与第二基板连接。 9.如权利要求8所述的制造微电子元件的方法，还包括： 形成掩模于该第一材料层上方以在蚀刻该第一材料层之前暴露该目标区域内的该第一材料层。
10.如权利要求9所述的制造微电子元件的方法，其中形成该掩模的方法包括：
形成图案化光致抗蚀剂层于该第一材料层上，该图案化光致抗蚀剂层具有多个开口，其中所述开口暴露该目标区域内的该第一材料层。 11.如权利要求9所述的制造微电子元件的方法，其中形成该掩模的方法包括：
顺着该第一材料层的轮廓而在上方形成第二材料层，其中该第二材料层异于该第一材料层；以及
对该第二材料层预先进行化学机械研磨工艺，因此移除位于该目标区域内的该第二材料层并暴露位于该目标区域内的该第一材料层。 12.如权利要求11所述的制造微电子元件的方法，其中形成该第二材料层的方法包括通过等离子体增强型化学气相沉积法而形成氮化硅层或氮氧化硅等介电材料。
13.如权利要求8所述的制造微电子元件的方法，其中该第一材料层包括通过高密度等离子体化学气相沉积法形成的氧化硅。
14.如权利要求8所述的制造微电子元件的方法，其中所述多个特征包括顶部金属特征。
15.如权利要求8所述的制造微电子元件的方法，还包括： 在进行该化学机械研磨工艺后且于该连接步骤之前形成保护层于该第一基板上，其中该保护层的材料选自由氮化硅、氧化硅、氮氧化硅及其组合
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所组成的群组。
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说 明 书
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制造微电子元件的方法
技术领域
本发明涉及一种制造微电子元件的方法。 背景技术
在半导体技术中，在应用上，半导体基板可以与另一基板连接，例如，背面感光图像元件或微电子机械系统的制造方法。具有第二连接的基板可以使半导体基板的工艺变得更容易，但是也会产生额外的困难。例如，当使用第二连接的基板时，由于连接质量(例如气泡和剥落等问题)的关系，研磨工艺通常无法达到预期的表面平坦度。 发明内容
本发明的目的在于提供一种制造微电子元件的方法。
本发明一实施例提供一种制造微电子元件的方法，包括：形成顶部金属层于第一基板上，其中该顶部金属层包括多个内连线特征以及第一虚设特征；形成第一介电层于该顶部金属层上方；通过光致抗蚀剂曝光形成图案并蚀刻在目标区域内的第一介电层，其中该目标区域大体上垂直地对准该顶部金属层的所述多个内连线特征与该第一虚设特征；对该经蚀刻的第一介电层进行化学机械研磨工艺；以及在进行该化学机械研磨工艺之后，将该第一基板与第二基板结合。
如上所述的制造微电子元件的方法，其中该第一虚设特征置于开口区域上，其中该开口区域选自由元件区域、注记线区域、框架区域、及其组合所组成的群组。
如上所述的制造微电子元件的方法，还包括形成位于该第一基板内的第二虚设特征。
如上所述的制造微电子元件的方法，其中形成该第二虚设特征的步骤包括形成一个结构，其中该结构选自由虚设栅极、虚设金属特征、虚设隔离区、
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虚设元件、及其组合所组成的群组。
如上所述的制造微电子元件的方法，还包括：在该第一基板内形成多个金属氧化硅晶体管；以及形成具有一结构的该第二基板，其中该结构选自由机械支撑结构、微电子机械系统元件、生物传感器、及其组合所组成的群组。 如上所述的制造微电子元件的方法，还包括：在具有多个开口的该第一介电层上方形成图案化光致抗蚀剂层以蚀刻暴露位于该目标区域内的该第一介电层。
如上所述的制造微电子元件的方法，还包括：在该第一介电层上方形成第二介电层，其中该第二介电层异于该第一介电层；以及对该第二介电层预先进行化学机械研磨工艺，因此移除该目标区域内的该第二介电层并且暴露该目标区域内的该第一介电层。
本发明另一实施例提供一种制造微电子元件的方法，包括：形成第一图案化层于第一基板上，其中该第一图案化层具有多个特征；形成第一材料层于该第一图案化层上；通过自我对准反向蚀刻法以蚀刻目标区域内的该第一材料层，其中该目标区域大体上垂直地对准该第一图案化层的所述多个特征；在经蚀刻的该第一材料层上进行化学机械研磨工艺；以及在进行该化学机械研磨工艺之后，将该第一基板与第二基板连接。
如上所述的制造微电子元件的方法，还包括：形成掩模于该第一材料层上方以在蚀刻该第一材料层之前暴露该目标区域内的该第一材料层。 如上所述的制造微电子元件的方法，其中形成该掩模的方法包括：形成图案化光致抗蚀剂层于该第一材料层上，该图案化光致抗蚀剂层具有多个开口，其中所述开口暴露该目标区域内的该第一材料层。
如上所述的制造微电子元件的方法，其中形成该掩模的方法包括：顺着该第一材料层的轮廓而在上方形成第二材料层，其中该第二材料层异于该第一材料层；以及对该第二材料层预先进行化学机械研磨工艺，因此移除位于该目标区域内的该第二材料层并暴露位于该目标区域内的该第一材料层。 如上所述的制造微电子元件的方法，其中形成该第二材料层的方法包括通过等离子体增强型化学气相沉积法而形成氮化硅层或氮氧化硅等介电材料。
如上所述的制造微电子元件的方法，其中该第一材料层包括通过高密度
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等离子体化学气相沉积法形成的氧化硅。
如上所述的制造微电子元件的方法，其中所述多个特征包括顶部金属特征。
如上所述的制造微电子元件的方法，还包括：在进行该化学机械研磨工艺后且于该连接步骤之前形成保护层于该第一基板上，其中该保护层的材料选自由氮化硅、氧化硅、氮氧化硅及其组合所组成的群组。
因此，本发明提出的制造微电子元件的方法可提升化学机械研磨工艺性能、整个基板表面平坦度以及晶片连接质量。 附图说明
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
图1为一个实施例的用于形成集成电路的方法的流程图。 图2至图8为通过图1的方法而在各种工艺阶段制作的集成电路的剖面图。
图9为另一实施例的用于形成集成电路的方法的流程图。 图10至图17为通过图9的方法而在各种工艺阶段制作的集成电路的剖面图。
图18为一个实施例中根据本说明书所构成的集成电路的剖面图。 图19为一个实施例中根据本说明书所构成的具有各种虚设特征的集成电路的上视图。
并且，上述附图中的各附图标记说明如下： 100 方法 102 步骤 104 步骤 106 步骤 108 步骤 110 步骤 112 步骤 114 步骤 200 集成电路 205 晶片
210 基板 220a 大尺寸的隔离特征 220b 小尺寸的隔离特征 220c 大尺寸致密特征
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220d 大尺寸致密特征 220e 大尺寸致密特征
230 介电层 240 光致抗蚀剂层 260 第二基板 300 方法 302 步骤 304 步骤 306 步骤 308 步骤 310 步骤 312 步骤 314 步骤 316 步骤 400 集成电路 410 第一晶片 420 第二介电层 430 辅助层 440 第二晶片 700 集成电路 710 第一芯片 712 第一基板 714 图像元件 716 隔离特征 718 彩色滤光片 719 微镜头 720 多层内连线结构
722 接触洞 724 第一层金属线 726 介层窗 728 金属线 730 顶部金属线 732 虚设金属特征 734 顶部虚设金属特征
740 虚设导电特征 750 第二芯片 具体实施方式
图1为一个实施例的用于形成集成电路的方法的流程图。图2至图8为通过图1的方法而在各种工艺阶段制作的集成电路的剖面图。请参考图1至图8，方法100与集成电路200如下所述。请注意，在方法100前后可以增加额外的步骤。且在其它实施例中，一些下述的步骤可以被取代或省略。 首先，在步骤102中提供第一晶片200。第一晶片200包含第一基板210。此基板210包含硅。另外，此基板210也可以包含锗等半导体元素。此基板210也可以包含碳化硅、砷化镓、砷化铟以及磷化铟等半导体化合物。此基板210也可以包含硅锗、硅锗碳化物、锗砷磷化物以及锗铟磷化物。此基板
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210也可以包含磊晶层。例如，此基板也可以具有覆盖一块半导体的磊晶层。而且此基板210可以包含SOI结构。例如，此基板可以包含深埋氧化层，其中此深埋氧化层通过所谓的以掺杂的氧而分离的工艺所形成。此基板210可以包含各种p型掺杂区以及/或n型掺杂区，其中上述掺杂区例如通过离子布植及/或扩散工艺所注入。此些在基板210的掺杂区域可以提供各种功能元件或特征，例如金氧硅晶体管、图像传感器、以及其组合。此基板210可以包含用于分隔形成在210上的各种元件而放置的隔离特征。此基板210可以进一步至少部分地包含多个图案化介电层以及图案化导体层，其中上述图案化的介电层与导体层结合形成用于连接各种p型与n型掺杂区域的内连线以及其它功能特征。例如，此基板210可以包含部分的多层内连线结构以及置于多层内连线结构的层间介电层。
在一个实施例中，基板210可以另外包含各种虚设特征，其中所述虚设特征用于提升化学机械研磨工艺性能、整个基板表面平坦度以及晶片连接质量。此些各种虚设特征可以包含虚设栅极、虚设隔离特征、虚设金属线、虚设金属栓塞及/或虚设元件(例如，虚设晶体管)。这些虚设特征可以置于基板210内的各种开口区域。例如，虚设特征可以置于元件区域(IC晶粒)，以统一图案密度。虚设特征可以另外或额外地置于注记线区域及/或框架区域，且可以和测试图案、监测图案、在线测量图案及/或晶片等级信赖性测试图案结合，以达到图案密度均一化。虚设金属图案可以置于各种金属层且具有适当尺寸，以根据其它工艺与性能考虑(包含机械应力与电性耦合)。这些虚设特征与相关的IC特征同时形成。例如，虚设金属特征可以形成具有功能性内连线特征。
在步骤102中，顶部导电层形成于基板210上且图案化层具有多个顶部导电特征220。例如，这些顶部导电特征包含大尺寸的隔离特征220a、小尺寸的隔离特征220b、大尺寸致密特征220c、220d与220e。这些顶部导电特征220可以包含铝、铝/硅/铜合金、钛、碳化钛、钨、或使用于传统金属工艺或铜镶嵌工艺的技术节点的组合。顶部导电层的厚度例如介于约1000埃至15000埃之间。在一个实施例中，顶部导电层的厚度约8000埃。顶部导电层可以通过溅镀法、化学气相沉积法、或其组合所沉积。可以使用包含光刻与蚀刻等其它工艺以将导电材料图案化而形成多个顶部导电特征220。顶
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部导电特征可以另外或额外地包含其它置于基板210上且被图案化的材料。 在一个实施例中，在顶部导电特征形成时，一个或多个虚设导电特征形成于基板210上。此虚设导电特征可以放置于基板210内的各个开口区域，以维持图案密度均一性。例如，此虚设导电特征可以放置于元件区域。此虚设导电特征也可以放置于注记线区域及/或框架区域，而且可以进一步包括测试图案、监测图案、在线测量图案及/或晶片等级信赖性测试图案。此虚设导电特征被加于形成有顶部导电图案。因此，所形成的顶部虚设导电特征可以提升化学机械研磨工艺性能、基板表面平坦性、及晶片接合质量(当晶片205与其它晶片接合时)。
请参考图1与图3，在方法100的步骤104中，形成介电层230并覆盖图案化的顶部导电特征与顶部虚设导电特征。所形成的介电层具有轮廓，且该轮廓至少部分顺应该图案化的顶部导电层的轮廓，而导致崎岖不平的表面。例如，介电层230可以包含位于该图案化的顶部导电层的开口内的凹陷区域，并且形成覆盖上述顶部导电特征及/或上述虚设导电特征的凸起区域。 在一个实施例中，介电层230包含氧化硅。在另外一个实施例中，介电层230可以包含氮化硅、氮氧化硅、低介电常数材料、其组合物、或具有氧化硅的组合物。介电层230的厚度可以介于5000埃至30000埃之间，以完全地填满上述图案化的顶部导电层的开口，并且覆盖上述图案化的顶部导电特征。在一个实施例中，此介电层的厚度大约16000埃。
形成上述介电层230的方法可以使用化学气相沉积法或旋转涂布法。在一个实施例中，使用高密度等离子体化学气相沉积法而形成氧化硅介电层。 参考图1与图4，在方法100的步骤106中，在介电层230上涂布光致抗蚀剂层240并图案化该光致抗蚀剂层240，以使该图案化的光致抗蚀剂层240的开口大体上暴露目标区域内的介电层230，其中此目标区域对准多个导电特征。在其它实施例中形成具有开口的图案化的光致抗蚀剂层240，其中此开口暴露位于目标区域内的介电层230，其中此目标区域大体上对准多个顶部导电特征与顶部虚设导电特征。在一个实施例中，可以使用旋转涂布法而将光致抗蚀剂层涂布于介电层230上，并且通过包含使用辐射束的光刻工艺而进行图案化。上述辐射束可以是光子束。例如用于半导体晶片上的光致抗蚀剂层可以通过具有预定图案的掩模而在UV光下曝光。曝光工艺可以
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使用步进机并通过逐步与反复法或使用扫描机并利用逐步与扫描法。用于形成图案化光致抗蚀剂层的光刻工艺可以包括光致抗蚀剂涂布、软烤、掩模对准、曝光图案、曝光后烘烤、显影、以及硬烤。上述光刻工艺可以通过其它方法完成或重复，例如是无掩模式光刻工艺、电子光束曝光工艺、离子束曝光工艺以及分子刻印法。
请参考图1与图5，在方法100的步骤108中，蚀刻在图案化光致抗蚀剂层240的开口内露出的介电层230，以至于在目标区域内的介电层大致上凹蚀至与凹陷区域内的介电层切齐。例如，由于8000埃厚的顶部导电层与16000埃厚的介电层的缘故，蚀刻工艺大致上将目标区域内的介电层减少了约7000～9000埃的厚度。蚀刻工艺包括湿蚀刻及/或干蚀刻。湿蚀刻可以是等向性蚀刻法。例如，可以使用BHF溶液以蚀刻由二氧化硅组成的介电层230。另外，干蚀刻工艺可以在气相中进行，并借助化学蚀刻效应、物理离子研磨(milling)、以及/或其组合。在各种实施例中，等离子体干蚀刻法可以使用部分离子化气体，包括氟、氯、氧、氢及/或CF3自由基。可以对图案化光致抗蚀剂图案240进行蚀刻工艺或者灰化工艺。因为介电层230通过通过光致抗蚀剂图案而选择性地蚀刻，其中此光致抗蚀剂图案与下方顶部导电特征(220a、220c、220d与220e)以及虚设导电特征的图案相反，所以介电层230的轮廓大致上被减少，因而提出下述的研磨工艺。此基板表面因此得以改善而晶片接合时具有更好的黏着性与效果。对于介电层230来说，可以进一步形成一层由相同材料所组成的额外的介电层(图未显示)于介电层230上。在一个实施例中，可以通过一种与形成介电层230相似的方法而将额外的氧化硅层涂布于介电层230之上。
参考图1与图6，在方法100的步骤110中，对介电层230进行例如化学机械研磨法的研磨工艺，以研磨且进一步减少其厚度。例如，由于8000埃厚的顶部导电层与16000埃厚的介电层的缘故，化学机械研磨工艺可以大致上进一步降低至目标区域内的介电层230约6000至2500埃的厚度。 在一个实施例中，化学机械研磨工艺需通过将基板置于载具上且该基板晶片表面朝下而进行。接着，将此载具压在一个移动的平板上，其中该平板含有研磨衬垫。此载具本身处于转动状态。将含有颗粒的等离子体滴在平台上，而离心力将等离子体布满整个衬垫。机械效应以及化学反应的组合使得
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材料从基板的表面移除。其它例如回蚀刻等工艺可以另外或一起使用而达到研磨及移除效果。
参考图1与图7，在方法100的步骤112中，可以选择在介电层230上形成保护层250。此补偿层250也包括介电材料且其厚度可以介于1000至5000埃之间。例如，此保护层具有2000埃的厚度。在一个实施例中，使用氮化硅并采用化学气相沉积等方法而形成保护层250。在另一个实施例中，使用等离子体加强型化学气相沉积法而形成此保护氮化硅层。可以对此保护层250进行第二化学机械研磨工艺而进一步研磨以提升晶片250的平坦度。 参考图1与图8，在方法100的步骤114中，通过分子力并使用第一晶片的前表面(经研磨的一侧)而将第二基板260连接至第一晶片205。例如，使第一晶片与第二晶片接触。使两晶片通过范德华力而局部地相吸并连接在一起。晶片接合的质量取决于两个表面局部接触的紧密程度，因此取决于晶片的平坦度。因为第一晶片包含各种元件、图案化特征以及多层内连线特征，尤其是顶部金属特征，所以导致凹凸表面，局部地降低两晶片间的完整接触，并导致气泡及/或剥落等问题。本发明的方法有效地提升晶片平坦度且增进晶片接合质量。
在一个实施例中，第二晶片260可能是一个载体晶片，用以支撑并保护第一晶片。例如，假如第一晶片包含背面感光的图像元件，则载体晶片被连接至第一晶片的前表面。接着，在载体晶片的支撑下，第一晶片205被从背后削减厚度。彩色滤光片、微镜头以及其它图像特征可以形成在第一晶片205的背面。
在其它实施例中，第二晶片260设计成用以形成微电子机械系统元件。例如，第二晶片设计成形成多个微小镜片，其中这些微小镜片应用在显示器光学开关以及无掩模式曝光工艺。第二晶片连接至第一晶片的前表面。在晶片接合工艺之后，接着刨除第二晶片的自由表面。其它后续的工艺可以包括在第二晶片的自由表面沉积铝，并且蚀刻第二晶片以形成多个微小镜片。第一晶片可以包括各种MOS晶体管以及形成用于驱动并控制多个微小镜片的集成电路。在另一个实施例中，第二晶片可以包含多个生物传感器。第一晶片包括MOS晶体管以及用于控制测量与收集数据的驱动电路。 在上述方法100的另一个实施例中，第一晶片可以使用下述的自我对准
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反向蚀刻法而制造。图9是用于形成集成电路的方法300的一个实施例。图10至图17为一个实施例的使用方法300而制造且位于各种制造阶段的集成电路400的剖面图。利用图10至图17而说明方法300以及集成电路400。 参考图9与图10，方法300由步骤302开始，并在步骤302中提供具有第一基板210的第一晶片410。基板210包含硅或其它半导体材料，大体上相似于图2所示的集成电路100的基板210。相似地，基板210可以包括磊晶层、SOI层、各种隔离特征、及/或各种p型掺杂区域、及/或n型掺杂区域。位于基板210的上述掺杂区域可以提供各种功能性元件或特征，例如金氧化硅晶体管、图像传感器及其组合。基板210可以进一步包括多个图案化介电层与图案化导电层，而多个图案化介电层与图案化导电层结合成内连线以连接各种p型、n型掺杂区域与其它功能性特征。在一个实施例中，基板210可以包括多层内连线结构以及置于多层内连线结构的层间介电层。 在一个实施例中，基板210可以额外包括各种虚设特征以提升化学机械研磨性能、整个基板表面平坦度、与晶片接合质量。各种虚设特征可以是虚设栅极、虚设隔离特征、虚设金属线、虚设金属插塞、及/或例如虚设晶体管等虚设元件。相似地，各种虚设特征可以置于基板210内的各种开口中。例如，虚设特征置于元件区域、及/或注记线区域、框架区域，且也可以合并各种测试、测量与监视图案以求取图案密度的均一性。虚设金属图案也可以设置于各种金属层内，且具有适当大小，以根据其它工艺与性能考虑(包括机械应力与电性耦合)。各种虚设特征与相关IC特征同时形成。例如，虚设金属特征可以形成具有功能性内连线特征。
在步骤302中，在基板210上形成顶部导电层，并图案化成具有多个顶部导电特征。在一个实施例中，顶部导电特征包括大尺寸隔离特征220a、小尺寸隔离特征220b、与大尺寸隔离特征220c、220e、220d。例如，顶部导电特征220可以包含铝、铝/硅/铜合金、钛、氮化钛、钨、或其组合。顶部导电层可以通过溅镀法、化学气相沉积法或/及组合而沉积。在基板210上，顶部导电特征220也可以包括其它经图案化的适当材料。
在一个实施例中，各种顶部虚设导电特征与顶部导电特征一起形成于基板210上。此虚设导电特征可以置于基板210的各种开口内以使图案密度均一化，包括元件区域、及/或注记线区域、框架区域，且也可以合并各种测试、
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测量与监视图案。
参考9图与图11，方法300进行至步骤304，其中第一介电层230形成于图案化顶部导电特征220上方。在一个实施例中，第一介电层230包括氧化硅。另外，第一介电层230也可以包括氮化硅、氮氧化硅、低介电常数材料、其组合等其它适当材料。形成第一介电层230的方法包括化学气相沉积法或旋转涂布法。在一个实施例中，以高密度等离子体加强型化学气相沉积法形成氧化硅介电层。此低介电材料例如是氟硅玻璃(FSG)、掺杂碳的氧化硅、聚烯铵(Polyimide)、类钻石碳(例如美商应材所开发的Black Diamond)、Xerogel、Aerogel、非晶碳化氟、帕利灵(Parylene)、二苯并环丁烯(Bis-Benzocyclobutene；BCB)、SILK(Dow Chemical所开发)、及其它材料。第一介电层230的厚度约介于10000与30000埃之间。在另一个实施例中，第一介电层230的厚度约为16000埃。第一介电层230具有大致上与图案化顶部导电层的轮廓共形的轮廓，而导致凹凸表面。
参考图9与图12，方法300进行至步骤306，在第一介电层230上形成第二介电层420，其中第二介电层420不同于第一介电层230。例如，假如第一介电层230使用氧化硅，则第二介电层420可以使用氮化硅。第二介电层420的厚度约介于500与5000埃之间。在一个实施例中，由于8000埃厚的顶部导电层与16000埃厚的介电层的缘故，因此第二介电层420的厚度约为1000埃。第二介电层420大致上与第一介电层230共形，且具有位于顶部导电特征220上方的凸起区域与位于图案化导电层内的开口中的凹陷区域。
参考图10与图13，方法300进行至步骤308，对第二介电层420施加化学机械研磨法等研磨工艺，以研磨并减少第一介电层230的厚度。由于第二介电层420与第一介电层230共形且具有凸起区域与凹陷区域的缘故，因此化学机械研磨工艺可以选择性地移除位于凸起区域内的第二介电层。进行化学机械研磨工艺以完全地移除位于凸起区域内的第二介电层，暴露出下方的第一介电层。可以仅部分地移除位于凸起区域内的第二介电层，以覆盖下方位于倾斜区域内的第一介电层。在一个实施例中，由于第二介电层厚约1000埃的缘故，因此化学机械研磨工艺总共减少第一、二介电层约2000至3000埃的厚度。适当地调整机械效应与化学反应可以通过通过调整等离子体
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形式、研磨压力、研磨垫硬度与研磨速度等化学机械研磨工艺参数而提升凸起区域与凹陷区域之间的选择性移除效应。在化学机械研磨工艺之后，形成第二介电层的自我对准图案，以及暴露目标区域内的第一介电层的开口，其中所述开口大致上位于顶部导电特征220上方。在其它实施例中，此顶部导电特征220具有虚设导电特征。
参考图9与图14，方法300进行至步骤310，蚀刻在第二介电层420的开口内露出的第一介电层230，以致于在凸起区域内的第一介电层大致上凹蚀至与凹陷区域内的第一介电层切齐。在一个实施例中，蚀刻工艺减少第一介电层约7000至9000埃的厚度。此蚀刻工艺可以是湿蚀刻及/或干蚀刻，且在第一介电层与第二介电层之间具有适当的蚀刻选择比。在一个实施例中，可以使用缓冲氢氟酸腐蚀剂而蚀刻由二氧化硅所组成的第一介电层230。在完成蚀刻工艺之后可以部分地消耗第二介电层420，并可以在之后使用其它蚀刻工艺而移除。例如，可以通过热磷酸溶液而选择性地移除由氮化硅所构成的第二介电层。另外，可以在步骤312中以后续的化学机械研磨工艺而移除第二介电层。
以第二介电层的自我对准图案为掩模，选择性地蚀刻第一介电层230，因而大致上蚀刻第一介电层230的凸起表面。使得基板表面在接合时具有更好的黏性与效果。
参考图9与图15，方法300进行至步骤312，对第一介电层230施予化学机械研磨法进行第二研磨工艺，以研磨并进一步减少其厚度。假如在步骤310中未被移除的话，第二介电层也可以在此步骤中移除。在一个实施例中，第二研磨工艺可以减少至第一介电层约6000至2500埃的厚度。第二研磨工艺大致上相似于方法100的步骤110中的化学机械研磨工艺。
参考图9与图16，方法300进行至步骤314，在第一介电层230上形成保护层430。保护层430也可以包含介电材料。在一个实施例中，通过化学气相沉积法等适当方法而将氮化硅形成为保护层430。在另一个实施例中，以等离子体加强型化学气相沉积法而形成氮化硅保护层。另外，可以对保护层430使用第三化学机械研磨工艺而进一步提升晶片410的平坦性。 参考图9与图17，方法300进行至步骤316。大致上相似于方法100的步骤114中的晶片接合方式，使用第一晶片经研磨的一侧而将第二晶片440
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与第一晶片410接合。此方法提升了晶片平坦度与晶片接合质量。第二晶片440大致上与方法100的步骤114中所使用的第二晶片260相似。例如，第二晶片440可以是载体晶片，用于在晶片接合之后支撑或保护第一晶片。在另一个实施例中，第二晶片440可以用于形成微电子机械系统元件或多个生物传感器。
图18为一个实施例中根据图1所示的方法100或图9所示的方法300所形成的集成电路700的剖面图。集成电路700包括第一芯片710，而第一芯片710具有第一基板712与多个形成于第一基板712内的图像元件。第一芯片710还包含各种形成于第一基板内的隔离特征716，以隔离各种图像元件714与形成于第一基板712内的其它元件。第一芯片710还包含各种置于第一基板712背面的彩色滤光片718与微镜头719，分别用于构成多个图像元件714。第一芯片也包含形成于第一基板712的前侧上的多层内连线结构720，用于连接多个图像元件、电源、与信号，且由形成于多层内连线结构720间的层间介电材料736所隔离。多层内连线结构720还包含适当配置且连接的接触洞722、第一层金属线724、介层窗726、金属线728与顶部金属线730。多层内连线结构720还包含各种虚设特征，而这些虚设特征包含置于其内的虚设金属特征732与顶部虚设金属特征734，因而将金属密度均一化并提升化学机械研磨的研磨效果。第一芯片710包含形成于顶部金属线730与顶部虚设金属特征734内以及上方的介电层738，且具有使用方法100或方法300所形成的平坦表面。第一芯片还可以包含用于保护层及/或其它功能的辅助层740。集成电路700包括与第一芯片710的前表面连接的第二芯片750，以支撑并保护第一芯片。集成电路700的大小、材料与构成可以在不脱离本发明的精神的范围内进行种种改动。集成电路700仅是由本发明的方法所形成的为电子元件的一例。
图19为一个实施例中根据本说明书所构成的具有各种虚设特征的集成电路700的基板710的上视图。集成电路700包含各种元件区域720(例如IC晶粒)，其中元件区域720形成有多个顶部导电特征(图未显示)；集成电路700还包含注记线或框架区域730。各种虚设导电特征740可以置于基板71 0内的各种开口区域中，以使图案密度均一化。例如，虚设导电特征740可以置于元件区域720内。虚设导电特征740可以另外或一同置于注记线及
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/或框架区域内，且可以和测试图案、监视图案、在线测量图案及/或晶片等级信赖性测试图案结合。虚设导电特征740可以和顶部导电特征一起形成。因此，当集成电路700(例如，晶片)与另一晶片接合时，所形成的顶部虚设导电特征740可以提升化学机械研磨工艺性能、基板表面平坦度与晶片接合质量。
因此，本发明的一个实施例提供一种制造微电子元件的方法。此方法包括：形成顶部金属层于第一基板上，其中该顶部金属层包括多个内连线特征以及第一虚设特征；形成第一介电层于该顶部金属层上方；蚀刻在目标区域内的该第一介电层，其中该目标区域大体上垂直地对准该顶部金属层的所述多个内连线特征与该第一虚设特征；对该经蚀刻的第一介电层进行化学机械研磨工艺；以及在进行该化学机械研磨工艺之后，将该第一基板与第二基板结合。
在本发明的实施例中，该第一虚设特征置于开口区域上，其中该开口区域选自由元件区域、注记线区域、框架区域、及其组合所组成的群组。此方法还包括形成位于该第一基板内的第二虚设特征。其中形成该第二虚设特征的步骤包括形成一个结构，其中该结构选自由虚设栅极、虚设金属特征、虚设隔离区、虚设元件、及其组合所组成的群组。此方法还包括：在该第一基板内形成多个金属氧化硅晶体管；以及形成具有一结构的该第二基板，其中该结构选自由机械支撑结构、微电子机械系统元件、生物传感器、及其组合所组成的群组。此方法还包括：在具有多个开口的该第一介电层上方形成图案化光致抗蚀剂层以在蚀刻该目标区域内的该第一介电层之前暴露位于该目标区域内的该第一介电层。此方法还包括：在该第一介电层上方形成第二介电层，其中该第二介电层异于该第一介电层；以及对该第二介电层预先进行化学机械研磨工艺，因此移除该目标区域内的该第二介电层并且暴露该目标区域内的该第一介电层。
本发明的另一个实施例提供一种制造微电子元件的方法，包括：形成第一图案化层于第一基板上，其中该第一图案化层具有多个特征；形成第一材料层于该第一图案化层上；蚀刻目标区域内的该第一材料层，其中该目标区域大体上垂直地对准该第一图案化层的所述多个特征；在经蚀刻的该第一材料层上进行化学机械研磨工艺；以及在进行该化学机械研磨工艺之后，将该
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第一基板与第二基板连接。
此方法还包括：形成掩模于该第一材料层上方以在蚀刻该第一材料层之前暴露该目标区域内的该第一材料层。其中形成该掩模的方法包括：形成图案化光致抗蚀剂层于该第一材料层上，该图案化光致抗蚀剂层具有多个开口，其中所述开口暴露该目标区域内的该第一材料层。
另外，形成该掩模的方法包括：顺着该第一材料层的轮廓而在上方形成第二材料层，其中该第二材料层异于该第一材料层；以及对该第二材料层预先进行化学机械研磨工艺，因此移除位于该目标区域内的该第二材料层并暴露位于该目标区域内的该第一材料层。其中形成该第二材料层的方法包括通过等离子体增强型化学气相沉积法而形成氮化硅层。其中该第二材料层的厚度为1000埃。其中预先进行该化学机械研磨工艺包括降低该第二材料层与第一材料层2000～3000埃的厚度。
在此方法中，该第一材料层包括通过高密度等离子体化学气相沉积法形成的氧化硅。其中所述多个特征包括顶部金属特征。此方法还包括：在进行该化学机械研磨工艺后且于该连接步骤之前形成保护层于该第一基板上。其中该辅助层包括材料，该材料选自由氮化硅、氧化硅、氮氧化硅及其组合所组成的群组。此方法还包括：对该保护层进行额外的化学机械研磨工艺。此方法，还包括：在蚀刻该第材料层之后并于进行该化学机械研磨工艺之前形成保护层于该第一基板上。
此说明书也提供一个由上述实施例的方法所制造的微电子元件。此元件包括具有多个集成电路特征的第一基板；置于该第一基板上的多个顶部金属特征与虚设金属特征；置于该第一基板上且用于隔离多个顶部金属特征与虚设金属特征的介电层；以及与该第一基板结合的第二基板。选择性地蚀刻并研磨此介电层，因而提供大致上平坦的表面。
在此微电子元件中，多个集成电路特征可以是图像传感器、金属氧化物半导体晶体管、或其组合。此第二基板可以包括一个结构，而此结构可以是微电子机械系统元件、元件内连线结构、支撑结构、生物传感器、或其组合。此虚设金属特征可以放置于一区域，而此区域可以是元件区域、注记线区域、框架区域、或其组合。此元件还可以包括一个置于该第一基板上的额外虚设特征，而此额外虚设特征可以是虚设栅极、虚设金属特征、虚设隔离区、虚
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设元件、或其组合。此介电层可以包括一层借用化学机械研磨工艺而研磨的氧化硅层与一层置于该氧化硅层上的氮化硅层。
虽然本发明已以多个优选实施例公开如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作任意的改动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。
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