２０１０年９月 渭南师范学院学报 Ｓｅｐｔ ２０１０ 第２５卷第５期 Ｊｏｕｒｎａｌ ｏｆ Ｗｅｉｎａｎ Ｔｅａｃｈｅ￣Ｕｎｉｖｅｒｓｉｔｙ Ｖ０１．２５ Ｎｏ．５ 基于Ｖｅｒｉｌｏｇ的全数字锁相环的设计 刘永勤 （渭南师范学院物理与电子工程系，陕西渭南７１４０００） 摘要：文章介绍了全数字锁相环的基本结构和工作原理，提出了一种基于ｖｅｒｉｌｏｇ的全数字锁相环的设计方法，并利 用ＱｕａｒｔｕｓｌＩ６．０软件对设计进行了时序仿真． 关键词：全数字锁相环；Ｖｅｒｉｌｏｇ；ＦＰＧＡ 中图分类号：ＴＰ３１１．１ 文献标志码：Ａ 文章编号：１００９－－５１２８（２０１０）０５—０ｏ４９— ３ 收稿日期：２０１０—０６—３０ 作者简介：刘永勤（１９８１一），男，甘肃平凉人，渭南师范学院物理与电子工程系教师．研究方向：电路与系统． ０ 引言 锁相环路是一种反馈控制电路，锁相环的英文全称是Ｐｈａｓｅ—Ｌｏｃｋｅｄ Ｌｏｏｐ，简称ＰＬＬ．目前锁相环在通 信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备 中不可缺少的基本部件．随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理．因此， 对全数字锁相环的研究和应用得到了越来越多的关注． １ 全数字锁相环的结构及基本原理… 所谓全数字锁相环，就是指应用于数字系统的ＰＬＬ，也就是说ＰＬＬ中的各个模块都是以数字器件来实 现的．一阶全数字锁相环的基本结构体系如图１所示．主要由数字鉴相器、脉冲加减电路、变模可逆计数器 以及除Ｎ计数器四部分构成．变模计数器和脉冲加减电路的时钟分别为Ｋｃｌｋ和ＩＤｃｌｋ．本设计中两个时钟 使用相同的系统时钟信号．全数字锁相环根据输入信号和时钟输出信号之间的相位误差信号送人鉴相器， 并对相对误差进行平滑滤波，由Ｋ变模计数器产生控制信号，数控振荡器根据控制信号不断反馈调节，使 输出信号的相位不断跟踪输入信号的相位，最终达到锁相的目的． 图１数字锁相环基本结构 ２ 实现方案 鉴相器采用异或门鉴相器，数字滤波器是一个模值可变的加减计数器，数控振荡器是一个脉冲加减模 块，再用Ｎ分频器（ｄｉｖ—Ｎ）对脉冲加减模块（ＩＤＣｏｕｎｔｅｒ）的输出ｉｄｏｕｔ分频，其中Ｎ分频器的参数Ｎ来自与 Ｎ参数计数器（Ｃｏｕｎｔｅｒ—Ｎ），Ｎ参数计数器对输入信号给出相应的分频参数． 另外两个ＤＡＣ模块把输入信号ｆｉｎ和输出信号ｌｏｕｔ转换成模拟波形来观察验证．本次全数字锁相环 的框图如下： ・５０・ 刘永勤：基于Ｖｅｒｉｌｏｇ的全数字锁相环的设计 第２５卷 图２全数字锁相环实现的框图 ３全数字锁相环的实现 （１）数字鉴相器的设计 本设计选用异或门数字鉴相器．异或门数字鉴相器的主要任务是用来比较输入信号和输出信号之间 的相位差ｑｂｓｅ：￣Ｉ）ｆｉｎ—ｑＳｆｏｕｔ，并输出一个误差信号ｓｅ作为Ｋ变模可逆计数器的计数方向控制信号．环 路相位锁定时，误差信号ｓｅ是占空比为５０％的矩形波，此时的对应的相位差为ｗ／２．下图为鉴相器模块． 图３异或门鉴相器 （２）数字环路滤波器的设计 数字环路滤波器的主要作用是抑制噪声及高频分量，并且控制着环路相位校正的速度与精度．数字环 路滤波器由变模可逆计数器Ｑ构成．在ｕｄ的控制下，当Ｊ＝０时，Ｑ对时钟进行“加”计数；当ｊ＝１时，Ｑ对 时钟进行“减”计数．可逆计数器的模数Ｋ可以通过Ｋａ、Ｋｂ、Ｋｃ、Ｋｄ四个输入端进行预置，当Ｋａ、Ｋｂ、Ｋｃ、 Ｋｄ在０００１～１１１０取值时，相应模数Ｋ的变化范围是２３～２１６．Ｋ变模可逆计数器的模值Ｋ对全数字锁相 环的性能指标有很大的影响．在初始时刻，计数器被置初值为Ｋ＝２８，这样锁相环的捕捉速度较快． （３）数控振荡器的设计 在全数字锁相环中，数控振荡器由脉冲加减电路实现，根据数字滤波器的给出的进位脉冲信号和借位 脉冲信号进行输出脉冲的调整 ．当无进位／借位控制信号时，脉冲加减电路其实就是对外部时钟进行２ 分频，当有进位控制信号时，则在输出信号中插入半个脉冲，以提高信号频率；当有借位控制信号输入时， 则在输出信号中减去半个脉冲，以降低输出信号频率．经过这样不断的调整和跟踪，使输出信号最终锁定 在输入信号的频率和相位上． （４）Ｎ分频参数的设计 为了使锁定频率范围更宽，这里采用了动态Ｎ分频．原理就是对输入信号周期用高频时钟进行测量， 得到高频时钟的长度之后再量化然后给出Ｎ值，Ｎ的值与高频时钟长度比例关系，高频时钟长度越长，Ｎ 值越大． （５）除Ｎ计数器的设计 Ｎ分频器的设计相对简单，其功能是将脉冲加减器输出的经过了调整的本地时钟进行Ｎ分频，以减 小同步脉冲输出误差，得到整个环路的输出信号ｌｏｕｔ． （６）全数字锁相环的顶层模块 全数字锁相环的顶层模块主要是把前面设计的几个模块连接起来 ． 全数字锁相环顶层模块端口设计如下： ｍｏｄｕｌｅ ｐｌｌ～ｔｏｐ（ｆｉｎ，ｆｏｕｔ，ｓｅ，ｃｌｋ，ｒｅｓｅｔ，ｅｎａｂｌｅ，Ｋｍｏｄｅ，ｉｆｎ＿ｄａｃ，ｆｏｕｔ ｄａｃ）； ｉｎｐｕｔ ｆｉｎ，ｃｌｋ； ２０１０年第５期 ｉｎｐｕｔ ｒｅｓｅｔ，ｅｎａｂｌｅ； 渭南师范学院学报 ・５１・ ｉｎｐｕｔ［２：０］Ｋｍｏｄｅ； ｏｕｔｐｕｔ ｌｏｕｔ； Ａ荧 ｐ～＾‘？１１．．翳 ｏｕｔｐｕｔ［７：０］ｆｉｎ—ｄａｃ，ｌｏｕｔ—ｄａｃ； ｏｕｔｐｕｔ ｓｅ； ４全数字锁相环的时序仿真 采用ＱｕａｒｍｓＩＩ６．ｏ软件进行时序仿真： Ｍａ￣ＴｉｍｅＢａｒ 善＿ １２８５ ｎｊ』』Ｐ Ｖｔ１ ｌ２目 ‘…１６＿自 Ｉ№ １￣７９ｕ＝ｓｍ …Ｅ，眭ｉ一… ０ 一４ ｊ ・５ ・Ｉ ８ ７ 盈茜ｌ・ｄｌ ｃｌｋ ￡ｔｎ ｆｏｕｔ ＃ｔ ｆｉ Ｕ Ｕ Ｖ ｌ ｅ 帕 １ｅ Ｕ ｉ 口 Ｕ 静ｌｏ 国Ｅｊｎｕａ 藏》ｌｇ 囝 一ｄ－ｃ Ｖ Ｕ 图４全数字锁相环时序仿真图 从时序仿真图可以看到，ｓｅ在十个周期内输出方波，说明输出ｌｏｕｔ的频率在几个输入 ｎ 期内呵以 跟上ｆｉｎ的频率，这时的相位差为９０度． ５ 结束语 本文介绍了一种利用Ｖｅｒｉｌｏｇ语言设计一阶全数字锁相环的方法，并在ＱｕａｒｔｕｓⅡ６．０软件环境下成功 进行了时序仿真．该全数字锁相环具有电路结构简单、容易控制、环路性好等优点．本设计中变模可逆计数 器的模值Ｋ可以任意改变，用来控制ＤＰＬＬ的捕捉和锁定时问．除Ｎ计数器中分频器的分频值也可任意改 变，用以跟踪不同输入频率的信号． 参考文献： ［１］胡春华，石玉．数字锁相环原理与应用［Ｍ］．上海：上海科学技术出版社，１９９０． ［２］邵帅，李曼义，刘丹飞．全数字锁相环及其数控振荡器的ＦＰＧＡ设计［Ｊ］．现代电子技术，２００８，３１（１０）：１－６ ［３］黄智伟，王彦，陈琼，等．ＦＰＧＡ系统设计与实践［Ｍ］．北京：电子工业出版社，２００５． ［４］夏宇闻．Ｖｅｒｉｌｏｇ数字系统设计教程［Ｍ］．北京：北京航空航天大学出舨社，２００８． ［责任编辑Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ ＤＰＬＬ Ｂａｓｅｄ ｏｎ Ｖｅｒｉｌｏｇ ＬＩＵ Ｙｏｎｇ—ｑｉｎ 牛怀岗］ （Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｐｈｙｓｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｗｅｉｎａｎ Ｔｅａｃｈｅｒｓ Ｕｎｉｖｅｒｓｉｔｙ，Ｗｅｉｎａｎ ７１４０００，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ｂａｓｉｃ ｓｔｒｕｃｔｕｒｅ ａｎｄ ｗｏｒｋｉｎｇ ｐ￣ｉｎｃｉｐｌｅ ｏｆ ＡＤＰＬＬ ａｌｅ ｉｎｔｒｏｄｕｃｅｄ ｆｉｒｓｔｌｙ．Ｂｅｓｉｄｅｓ，ｔｈｅ ｍｅｔｈｏｄ ｏｆ ｄｅ－－ ｓｉｇｎ ｏｆ ＡＤＰＬＬ ｂａｓｅｄ ｏｎ ｖｅｒｉｌｏｇ ｉｓ ｐｕｔ ｆｏｒｗａｒｄ．Ａｔ ｌａｓｔ，ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＡＤＰＬＬ ｉｓ ｔｉｍｉｎｇ ｓｉｍｕｌａｔｅｄ ｗｉｔｈ ＱｕａｒｔｕｓＩＩ６．０ ｓｏｆｔｗａｒｅ． Ｋ．ｅｙ ｗｏｒｄｓ：ＤＰＬＬ；Ｖｅｒｉｌｏｇ；ＦＰＧＡ
