2021年武汉轻工大学软件工程专业《计算机组成原理》科目期末试卷B(有答案)

B（有答案）

一、选择题

1、若数据在存储器中采用以低字节地址为字地址的存放方式（小端存储），则十六进制数12345678H按自己地址由小到大依次存为（ ）。 A.12345678 B.876321 C.78563412 D.34127856 2、采用指令Cache与数据Cache分离的主要目的是（ ）。 A.降低Cache的缺失损失 B.提高Cache的命中率 C.降低CPU平均访存时间 D.减少指令流水线资源冲突

3、常用的（n，k）海明码中，冗余位的位数为（ ）。 A.n+k B.n-k C.n D.k 4、串行运算器结构简单，其运算规律是（ ）。 A.由低位到高位先行进行进位运算 B.由低位到高位先行进行借位运算 C.由低位到高位逐位运算 D.由高位到低位逐位运算

5、若x=103，y=-25，则下列表达式采用8位定点补码运算时，会发生溢出的是（A.x+y B.-x+y C.x-y D.x-y 6、内部总线（又称片内总线）是指（ ）。

）。 A.CPU内部连接各寄存器及运算部件之间的总线

B.CPU和计算机系统的其他高速功能部件之间互相连接的总线 C.多个计算机系统之间互相连接的总线 D.计算机系统和其他系统之间互相连接的总线

7、系统总线中的数据线、地址线、控制线是根据（ ）来划分的。 A.总线所处的位置 B.总线的传输方向 C.总线传输的内容 D.总线的材料

8、下列描述中，正确的是（ ）。

A.控制器能理解、解释并执行所有指令以及存储结果 B.所有数据运算都在CPU的控制器中完成 C.ALU可存放运算结果

D.输入、输出装置以及外界的辅助存储器称为外部设备 9、CPU中不包括（ ）。 A.操作码译码器 B.指令寄存器 C.地址译码器 D通用寄存器

10、指令寄存器中寄存的是（ ）

A.下一条要执行的指令 B.已执行完了的指令 C.正在执行的指令 D.要转移的指令

11、关于微指令操作控制字段的编码方法，下面叙述正确的是（ ）。 A.直接编码、字段间接编码法和字段直接编码法都不影响微指令的长度 B.一般情况下，直接编码的微指令位数最多 C.一般情况下，字段间接编码法的微指令位数最多 D.一般情况下，字段直接编码法的微指令位数最多

12、假设寄存器R中的数值为200，主存地址为200和300的地址单元中存放的内容分别是300和400，则（ ）访问到的操作数为200。 I.直接寻址200

Ⅱ.寄存器间接寻址（R） Ⅲ.存储器间接寻址（200） Ⅳ.寄存器寻址R

A.I、IⅣ B.Ⅱ、Ⅲ C.Ⅲ、IV D.只有Ⅳ

13、某指令系统有200条指令，对操作码采用固定长度二进制编码时，最少需要用（ ）A.4 B.8 C.16 D.32

14、下列关于中断I/O方式和DMA方式比较的叙述中，错误的是（ ） A.中断I/O方式请求的是CPU处理时间，DMA方式请求的是总线使用权 B.中断响应发生在一条指令执行结束后，DMA响应发生在一个总线事务完成后

C.中断I/O方式下数据传送通过软件完成，DMA方式下数据传送由硬件完成 D.中断I/O方式适用于所有外部设备，DMA方式仅适用于快速外部设备 15、对于字符显示器，主机送给显示器的应是显示字符的（ ） A.ASCI 码 B.列点阵码 C.BCD码 D.行点阵码

二、填空题

16、一个定点数由_______和_______两部分组成。

17、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。

18、从操作数的物理位置来说，可将指令归结为三种类型：存储器-存储器型，_______ 19、按IEEE7标准，一个浮点数的阶码E的值等于指数的_________加上一个固定的_________

20、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。 21、主存储器容量通常以MB表示，其中M=______，B=______硬盘容量通常以GB表示，其中G =______.

22、为了解决多个_______同时竞争总线_______，必须具有_______部件。

23、数组多路通道允许________个设备进行________型操作，数据传送单位是________ 24、总线仲裁部件通过采用________策略或________策略，选择其中一个主设备作为总线的下次，接管总线控制权。

25、多媒体CPU是带有________技术的处理器。它是一种________技术，特别适合于图像数据处理。

三、名词解释题

26、基数：

27、异步控制方式：

28、指令编码：

29、微操作：

四、简答题

30、叙述带有Cache存储器的计算机，其CPU读内存一次的工作过程。

31、在字符显示器中，何时访问一次字符发生器？其地址码如何形成？

32、说明存取周期和存取时间的区别。

33、什么是指令周期？指令周期是否有一个固定值？为什么？

五、计算题

34、已知计算机的字长为32位，存储器的容量为1MR.如果按字节、半字、字、双字寻址，寻址范围各是多少？

35、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。

1）27/。

2）-27/。

36、假设某字长为8位的计算机中，带符号整数采用补码表示，x=-68，y=-80，x和y分别存放在寄存器A和B中。请回答下列问题（要求最终用十六进制表示二进制序列）：

1）寄存器A和B中的内容分别是什么？

2）若x和y相加后的结果存放在寄存器C中，则寄存器C中的内容是什么？运算结果是否正确？此时，溢出标志（OF）、符号标志（SF）和零标志（ZF）各是什么？加法器最高位的进位C。是什么？

3）若x和y相减后的结果存放在寄存器D中，则寄存器D中的内容是什么？运算结果是否正确？此时，溢出标志（OF）、符号标志（SF）和零标志（ZF）各是什么？加法器最高位的进位Cn是什么？

4）若将加法器最高位的进位Cn作为进位标志（CF），则能否直接根据CF的值对两个带符号整数的大小进行比较？

六、综合题

37、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：

1.Tped ef int array a[2][2]； 2.

3 .void transposel（array dst，array src） 4.{

5. int i，j；

6.for（i=0；i<2；1++）{ 7. for（j=0；j<2；j++）{ 8. dst[j] [i]=src[i] [j]； 9. } 10. } 11. }

假设在一台具有如下属性的机器上运行这段代码： sizeof（int）==4。

src数组从地址0开始，dst数组从地址16开始（十进制）。

只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。 这个高速缓存总的大小为16个数据字节，一开始是空的。 对src和dst数组的访问分别是读和写不命中的唯一来源。 问题如下：

1）对每个row和col，指明对src[row][col]和dstfrow][col]的访问是命中（h）还是不命中（m），例如，读src[0][0]会不命中，写dst[0][0]也不命中，并将结果填至下列表格中。

2）对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中情况，并将结果填至下列表格中。

38、假设指令流水线分取指（FI）、译码（ID）、执行（EX）、回写（WR）4个过程段，共有10条指令连续输入此流水线。 1）画出指令周期流程。 2）画出非流水线时空图。 3）画出流水线时空图。

4）假设时钟周期为100ns，求流水线的实际吞吐率。 5）求该流水处理器的加速比。

39、在表中的第2列、第3列填写简要文字对CISC和RISC的主要特征进行对比。

CISC和RISC的主要特征比较

比较内容 l）指令系统 2）指令数目 3）指令格式 4）寻址方式 5）指令字长 6）可访存指令 7）各种指令使用须率 8）各种指令执行时间 9）优化编译实现 10）寄存器个数 11）控制器实现方式 12）软件系统开发时间 CISC RISC

参

一、选择题

1、C 2、D 3、B 4、C 5、C 6、A 7、C 8、D 9、C 10、C， 11、B 12、D 13、B 14、D 15、A

二、填空题

16、符号位 数值域 17、4 7

18、寄存器一寄存器型 寄存器一存储器型 19、真值 偏移量

20、1万亿 神威 美国、日本 21、220 8位（1个字节） 230 22、主设备 控制权 总线仲裁 23、1（单） 传输 数据块 24、优先级 公平 主方 25、MMX 多媒体扩展结构

三、名词解释题

26、基数：

在浮点数据编码中，对阶码所代表的指数值的数据，在计算机中是一个常数，不用代码表示。

27、异步控制方式：

异步控制不存在基准时标信号，微操作的时序是由专用的应答线路控制的，即控制器发出某一个微操作控制信号后，等待执行部件完成该操作时所发回的“回答”或“终了”信号，再开始下一个微操作。 28、指令编码：

将指令分成操作码和操作数地址码的几个字段来编码. 29、微操作：

在微程序控制器中，执行部件接受微指令后所进行的操作。

四、简答题

30、解析：

1）CPU将内存地址加载到地址总线，并发出读信号。

2）Cache从地址总线截取内存地址，解析出该地址所在的内存块号。 3）查阅主存Cache地址映射变换机构，若该主存块已调入Cache，则为命中，进入4），否则，转入6）。

4）将对应的Cache块号与主存地址中的块内地址拼接，形成Cache地址，访问Cache存储体，同时阻断主存的读。

5）由Cache 读出的数据经数据总线送往CPU。

6）在不命中的情况下，维持主存的读，由主存读出的数据经数据总线送往CPU。

7）同时查阅Cache是否有剩余的空间允许新的块调入，如有，则转入9）。 8）启动Cache替换机构，留出一个Cache块位置。

9）“打通”直接调度通路，将该主存块调入Cache，并修改标记。

31、答：（1）每当点（列）计数器一个计数循环后，就访问一次缓冲存储器，然后紧跟着访问一次字符发生器。（2）由缓冲存储器读出的字符代码作为高位地址。（3）线（行）计数器的计数值作为低位地址。

32、答：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间

33、答：指令周期是指取出并执行完一条指令所需的时间。由于计算机中各种指令执行所需的时间差异很大，因此为了提高CPU运行效率，即使在同步控制的机器中，不同指令的指令周期长度都是不一致的，也就是说指令周期对于不同的指令来说不是一个固定值。

五、计算题

34、解：首先1MB=8Mhit（为了在后面的计算中单位统一）按字节寻址时，寻址范围为：

8Mbit/8bit=lMB。按半字寻址时，寻址范围为：8Mbit/16bit=512KB。按字寻址时，寻址范围为：8Mbit/32bit=256KB。按双字寻址时，寻址范围为：8Mbit/bit=128KB。

35、解析

1）27/=0.011011=0.11011×2-1

当补码和尾数都采用补码表示时：1，111：0.11011000。 阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。 2）-27/=1.011011=1.11011×2-1

当补码和尾数都采用补码表示时：1，11l；1.00101000。 阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。

36、解析：

1）[-68]补=[-1000100B] 补=10111100B=BCH。 [-80] 补=[-1010000B] 补=10110000B=B0H。

所以，寄存器A和寄存器B中的内容分别是BCH和BOH。

2）①[x+y] 补=[x] 补+[y] 补=10111100B+10110000B=（1）0110100B=6CH，最高位前面的一位1被丢弃，因此，寄存器C中的内容为6CH。

2② 寄存器C中的内容为6CH，对应的真值为+108，而x+y的正确结果应是-68+（-80）-148，故结果不正确。

③溢出标志位（OF）可采用以下任意一条规则判断得到。

规则1：若两个加数的符号位相同，但与结果的符号位相异，则溢出。 规则2：若最高位上的进位和次高位上的进位不同，则溢出。

通过这两个规则都能判断出结果溢出，即溢出标志位（OF）为1，说明寄存器C中的内容不是正确的结果。结果的第一位0为符号标志（SF），表示结果为整数。因为结果不为0，所以零标志ZF=0。

综上，溢出标志（OF）为1，符号标志（SF）为0，零标志（ZF）为0。

④加法器最高位向前的进位Cn为l。

3）①[x-y]=[x] 补+[-y] 补=10111100B+01010000B=（1）

00001100B=OCH，最高位前面的一位1被丢弃，因此，寄存器D中的内容为CH。

②对应的真值为+12，结果正确。

③两个加数的符号位相异一定不会溢出，因此溢出标志（OF）为0，说明寄存器D中的内容是真正的结果：结果的第一位0为符号标志（SF），表示结果为正数：因为结果不为0，所以零标志ZF=0。

综上，溢出标志（OF）为0，符号标志（SF）为0，零标志（ZF）为0。 ④加法器最高位向前的进位Ca为1。

4）从2）和3）的例子就可得出，带符号整数-68和-80时，C。为1，而带符号数-68和80时，Cn一样为1，所以若将加法器最高位的进位Ca作为进位标志（CF）.无法直接根据CF的值判断两个带符号整数的大小。

六、综合题

37、解析：

1）解决这个问题的关键是想象出如图所示的关系图。

注意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王所有isrc和dst的行i都映射到同一个高速缓存行（0%2=0，1%2=1，2%2=0，3%2=1）。

因为高速缓存不够太，不足以容纳这两个数组，所以对一个数组的引用总是驱逐出另一个数组的有用的行。具体过程如下：

dst[j] [i]=src[i] [j]语包先访问 src[i][i]再将其存储到dst[j] [i]

说明如下：

①访问src[0][0]，不命中，将src[0]调入高速缓存的Line0。

②访问dst[0][0]，不命中，将dst[0]调入高速缓存的Line0，换出src[0]。 ③访问src[0][1]，不命中，将src[0]调入高速缓存的Line0，换出dst[0]。 ④……

2）当高速缓存为32B时，它足够大，能容纳这两个数组。因此所有不命中都是开始时的不命中。关系如图所示。

38、解析：

1）指令周期包括FI、ID、EX和WR这4个子过程，则指令周期流程如图a所示。 2）非流水线时空图如图b所示。假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。

3）流水线时空图如图c所示。由图c可见，第一条指令出结果需要4个时钟周期。当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。 4）由图c所示的10条指令进入流水线的时空图可见，在13个时钟周期结束时，CPU执行完10条指令，故实际吞吐率为10条指令/（100ns×13）=0.77×107条指令/s。

5）在流水处理器中，当任务饱满时，指令不断输入流水线，不论是几级流水线，每隔个时钟周期都输出一个结果。对于本题4级流水线而言，处理10条指令所需的时钟周期数=4+（10-1）=13，而非流水线处理10条指令需4×10=40个时钟周期，所以该流水处理器的加速比为40/13=3.08

39、解析：

填写后的表如下所示。