modelsim安装+使用说明

此处以Modelsim Se v6.0的安装为例说明具体的安装步骤以及应该注意的事项： Modelsim Se v6.0的安装：

运行Modelsim Se v6.0目录中的的自解压缩安装文件，如下图1-1所示：

图1-1 自解压缩安装文件

等待解压缩完成之后，会出现Modelsim Se v6.0的安装选择画面，如图1-2所示，

图1-2 选择安装模式

选择FULL Product 安装模式，出现如图3所示的安装界面，如图1-3所示

图1-3

选择next，然受选择yes，出现如图1-4所示的安装路径选择对话框，

图1-4 选择安装路径

这里我选择默认安装路径c:\\Modeltech_6.0。连续两次next出现如图1-5所示的文件安装界面

图1-5

安装文件复制完成后会弹出如图1-6所示的对话框

图1-6

选择“是（Y）”出现图1-7

图1-7

和图1-8

图1-8

点击“确定”安装完成后，出现图1-9

图1-9

点击“是（Y）”后在桌面建立快捷方式。 紧接着出现图1-10

图1-10 添加桌面快捷方式

选择默认。

图1-11 完成安装

完成安装，如图1-11所示。

2 配置Modelsim Se v6.0的的环境变量：

先找到的安装文件夹的crack目录下的keygen.exe文件，然后运行。如图2-1所

示：

图2-1

点击“Generate”会出现图2-2

。

图2-2

这表示License文件生成成功。将生成的License文件license.dat复制到Modelsim Se v6.0安装目录（我这里的安装目录是C:\\Modeltech_6.0） 。

然后打开计算机属性对话框的“高级”选项卡，找到用户环境变量LM_LICENSE_FILE，然后编辑，输入变量值C:\\Modeltech_6.0\\license.dat（也就是License文件的物理路径）如图2-3所示：

图2-3 Modelsim v6.0 用户环境变量设置

编辑完成之后，确定。

运行Modelsim，会出现如下图2.4所示的对话框

图2-4

选择“否（N）”，紧接着会出现Modelsim6.0的主界面VSIM和另外一个对话框，如下图2-5所示：

图2-5

这是Modelsim在第一次启动的时候检查后缀是.V的文件的关联。这里选择“是（Y）”，保持.V文件的关联。

现在就可以尽情的享受Modelsim的乐趣了。Good Luck!!! 3 Modelsim 仿真的基本步骤

Modelsim快速上手四部曲分别是：创建工程、添加Verilog代码文件、编译、仿真。下面简单给出这四步，更深入的应用，比如断点设置、错误排除等请参考Modelsim的说明文档。

一 创建工程

选择file  new project，出现如图3-2所示的对话框。输入project name和希望的路径；输入library name，缺省是work

图3-2 创建工程

二 添加Verilog代码

图3-3 Add Exiting File

这一步的目的是将verilog文件添加到创建好的工程中。要添加的文件可以是先前已经用UltraEdit编写好存放于电脑某个目录下的，也可以现在输入。输入的工具可以是Modelsim自带的代码输入工具，但最受欢迎的是UltraEdit。

如图3-3 我们一般选择 Add Exiting File 弹出如图3-4

图3-4 Add File to Project

选择Browse 在你想仿真源码的地方全部选择工程文件（包括测试模块文件和功能模块文件）

图3-5 Select files to add to project 然后选择打开，出现下面界面

选择ok 出现下面界面

如果需要加入工程的文件已经完成就选择close，否则重复上面步骤，继续加入文件。

三 编译工程

编译所有功能模块和测试模块，选择Compile中的Compile All，如图3-6所示。如果编译失败，双击错误信息可以直接转到出错代码处。

图3-6 模块编译

四 仿真。首先是调用设计，选择Simulate>Simulate，出现如图3-7所示的对话

框，选择该工程的testbench文件，出现如图3-8所示的窗口。单击右键，选择将所有信号（或你希望观察的信号）添加到wave窗口中，见图3-9所示。选择simulate>run>run all，如图3-10所示，出现图3-11中的波形。

图3-7 Simulate运行后的窗口

图3-8 选择要分析的模块

图3-9 添加要观测的波形

图3-10 仿真运行开启

图3-11 仿真后观测到的波形

4 Leonardo Spectrum安装及使用指南

Leonardo Spectrum的安装采用一路回车即可完成。

（1）找到安装文件夹LeonardoSpectrum2001.b，运行install.exe，弹出如图4-1所示的对话框

图4-1 安装确认对话框

选择“是（Y）”开始安装。如图4-2所示

图4-2 安装进度状态条

一路next，然后出现如图4-3所示对话框，

图4-3 安装类型选择对话框

选择typical典型安装以及默认安装路径（此处可以自己改变安装路径，此处我选择默认安装路径c:\\Exemplar\\LeoSpec\\v20001b），点击next开始安装。如图4-4：

图4-4 安装

安装完成后，弹出对话框，如图4-5所示，

图4-5 安装完成

点击finish即可完成安装。为了保证以后的破解成功，建议不要选择launch the program file选项。

（2）Leonardo Spectrum的破解

找到安装文件下的crack目录，将其中的文件复制到

C:\\Exemplar\\LeoSpec\\v20001b\\bin\\win32目录下面，这时windows会提示是否覆盖已经存在的文件，选择全部即可。运行时会弹出一个对话框，直接回车就ok。

现在可以尽情的享用。

Leonardo Spectrum是Mentor Graphics的子公司Exemplar Logic的专业VHDL/Verilog HDL综合软件，简单易用，可控性较强，可以在LeonardoSpectrum中综合优化并产生EDIF文件，作为QuartusII的编译输入，其运行界面如图4-6所示。该软件有三种逻辑综合方式：Synthesis Wizard（综合向导）、Quick Setup（快速完成）、Advanced FlowTabs（详细流程）方式。三种方式完成的功能基本相同，具体采用哪种方式可点击工具栏快捷图标或从Tools菜单中选择，如图4-7所示。Synthesis Wizard方式最简单，Advanced FlowTabs方式则最全面，该方式有六个选项单，分别完成以下功能：器件选择、设计文件输入、约束条件指定、优化选择、输出网表文件设置及选择调用布局布线工具。

图4-6 LeonardoSpectrum使用界面

以上每步操作都提供相应的帮助，简单明了。需要注意的是，在输入设计文件时要正确排列文件的次序，将底层文件放在前面，顶层文件放到后面，这样LeonardoSpectrum软件才能正确地建立数据信息库。综合完成后，可以将输出网表文件 （.EDF）作为设计输入文件，再完成编译、仿真、定时分析和器件编程等步骤，完成整个系统的设计过程。

图4-7 逻辑综合的三种方式

综合向导方式是最简单的方式。快速完成方式的功能与向导方式一样，只是从菜单中选择命令完成。详细流程方式选中后出现数据表格，包括Technology、Input、Constraints、Optimize、Output与Physical六个子项，点击每一个子项就可进行相应的设置及参数输入，其过程与综合向导方式一样，只是Constraints子项的选项要多一些。如果会使用综合向导方式，也就会使用其它两种方式。

因此，在这里只介绍SynthesisWizard（综合向导）方式。如果是第一次使用Leonardo.Spectrum软件，建议采用综合向导方式，该方式共分四步。在每一步中都包含以下按钮：帮助（得到进一步帮助），取消（退出综合向导），上一步（返回到综合向导的前一步），在设置过程中能随时点击进行选择。

1、指定器件库

如图4-7中在tools菜单下选择SynthesisWizard（综合向导）方式后，出现如图4-8所示器件设置对话框。

图4-8 指定器件库

在如图4-8 所示对话框中，一般选择FPGA/CPLD下的Xilinx公司或者Altera公司或者Lattice公司相关的FPGA 器件。本例选择Xilinx-〉SPARTAN2，如图4-8 所示对话框中右边出现的device speed等参数使用默认设置，选择下一步。 2、输入需要综合的*.v文件

出现如图4-9所示对话框，然后点击open files设置选择verilog源码文件所在目录，出现如图4-10所示对话框。图4-9中Encoding选项是为状态机选择编码方式。如选中Resource Sharing表示没有连接在一起的运算器（加法器，乘法器）将被共享。一般保持默认设置，继续点击下一步。

图4-9 输入文件

图4-10 选择全部需要被综合的*.V文件

2、全局约束条件

指定时钟频率，如20MHz，则相应的时钟周期自动显示为50ns，最大延迟为50ns，并在下面的窗口自动出现该时钟波形。当然也可指定时钟周期，软件则自动显示相应的时钟频率、最大延迟及时钟波形。所有端口与寄存器之间的路径均约束在一个时钟周期内。设计人员还可单独指定每个端口与寄存器之间的最大延迟。如果要进行更多的定时约束条件设置，需要在FlowTabs（详细流程）方式中选择Setting Timing Constraints。如图4-11所示，然后点击下一步。

图4-11 全局约束条件设置

出现图4-12 output file窗口，Filename一项设置输出网表文件的文件名、路径及格式等，一般情况下将网表文件输出到源码所在路径，网表后缀选择edif或者edf即可，如图4-12所示。点击完成后开始进行综合.

图4-12 输出网表文件格式设置

在综合运行过程中，在上面的信息窗口可看到滚动的综合结果及运行流程，出现本例中的pseudorandom.vhd的器件使用报告。如果信息窗口是关闭的，可点击Window\\pseudorandom.vhd再次打开设计文件。在综合完成后信息窗口显示Finished Synthesis run。

图4-13综合信息窗口

综合完成后可打开网表文件看看，或者在菜单栏上选择Tools 下的View RTL

Schematic,如图4-14 所示,或者如图4-15所示

图4-14 View RTL Schematic

图4-15 View RTL Schematic

最后看到被综合电路的TRL电路原理图如图4-16所示

图4-16 电路原来图

本例中器件是选用的FLEX10K系列，综合完成后可在MAX+PLUSⅡ中设置当前项目为pseudorandom，用文本编辑器打开pseudorandom.edf文件，将pseudorandom.edf文件作为MAX+PLUSⅡ的设计源文件，然后进行编译、仿真、定时分析及器件编程，完成整个系统的设计过程。如果QuartusⅡ软件，则将综合结果作为QuartusⅡ的设计源文件，再完成编译、仿真、定时分析及器件编程等过程。同理，可选择Xinlinx等其它PLD公司的器件系列，完成上述综合过程后，将综合结果.edf文件调到支持该器件的开发软件中完成后续工作。