数字逻辑答疑5.15

4.14更新

关于教材中文版P53图2-59的说明：

上图表示真值表，下图表示具体的多路选择器设计。

该设计即为将A、B的输入通过合适的输入连接到0或者1这种方式实现逻辑与函数。A和B一共有四种组合（00,01,10,11），这四种组合对应的Y值分别为0,0,0,1。示1。也就是A、B输入之后由该电路选择器可以得到结果Y。

表示0，

表

4.21更新

中文教材第一版P63 2.27对应于第二版英文教材P103 Exercise 2.38 中文版的题目打印有错误，第二行“有N位输入和2N1输出”改为“有N位输入和21”。

N题目改过来之后就是一个简单的3:7转换器。做法可以参考第一版的教材P55 图2-63/64 2:4译码器 的实现。

5.15更新

中文教材第一版P20,1.7.5节CMOS非门。图1-32表示的是非门的原理图。该电路主要实现非门逻辑，也即输出Y与输入A的电平相反。在这里，VDD表示的是高电平，GND表示接地。也就是当A=0时，nMOS晶体管N1截止，pMOS晶体管P1导通，此时Y与VDD导通，输出为1；类似地，A=1时，输出为0。可以参考图1-31 nMOS和pMOS晶体管的开关模式。

中文教材第一版P23,1.8节中，第三段原文“将电容C充电到电压VDD所需的能量为CVDD”

2

改为“将电容C充电到电压VDD所需的能量为

12。 CVDD”

2说明：设定最终的电荷量为Q，也即C*VDD，完成充电的时间为t，则电流为I能量E=U*I*t。其中U为平均电压，这里为VDD。所以最终结果为

Q。 t1212CVDD。 2

中文第一版P91，例3.9 时序分析。如下图所示，关键路径应该为如下红色箭头所标示的路径。如公式3-16所示，一个可靠触发器的保持时间要比它的最小延迟短。在这一题中，X’的最小延迟为55ps，而它的保持时间为60ps。所以该触发器不能保持稳定的状态来捕获X=0状态。

解答的“第二段中B=0，C=0，D=0，A从0上升为1”表示的是在这种状态下获得下图所示的关键路径。也就是题目解答的意思是在上面这种设定下，电路的改变就是如下图所示的路径。但是，只有当B=1，C=0，D=0时才会出现这种状态。所以该题应该将B=0改为B=1。虽然并不影响整个时序分析过程，但是严谨的来说应该改为B=1.