实验2.5 译码器及其应用

实验2.5 译码器及其应用

一、实验目的

1、掌握3线—8线译码器的逻辑功能。 2、掌握3线—8线译码器的应用。

3、掌握用中规模集成芯片74LS138实现逻辑函数和数据分配器的方法。

二、实验设备及材料

数字逻辑电路实验箱及扩展板；双踪示波器、芯片74LS138（两片）、74LS20。

三、实验原理

译码是编码的逆过程，将二进制代码所表示的信息翻译出来，称为译码。实现译码功能的电路称为译码器。译码器在数字电路中应用广泛，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。常用的译码器有二进制译码器，二—十进制译码器和七段译码器。不同的功能可选用不同种类的译码器。二进制译码器是将n位二进制代码译成电路的2n种输出状态。一般原理如图2.5.1所示。

中规模3线—8线译码器集成芯片74LS138含有输入使能端，n个输入端，2n个输出端。当使能端满足要求时，输入一组代码，输出对应十进制的只有一个低电平为有效电平，其余的输出为无效状态高电平。每一组输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。

1、常用3线—8线译码器是中规模集成芯片74LS138。它有3个使能端E1、E2、E3 ，3个地址输入端A、B、C，译码输出Y0~Y7是以低电平信号为有效电平输出，引脚排列如图2.5.2所示。

图2.5.1 译码器的原理图

图2.5.2 74LS138的引脚排列

2、用74LS138译码器实现逻辑函数

二进制译码器的输入代码包含了输入变量的全部取值组合，故在输出函数中可以得

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到输入变量的每一个最小项。由于任何逻辑函数都可以写成最小项之和的形式，因此，根据函数的最小项表达式，将这种译码器输出端通过简单的逻辑门电路，就可以得到所求的逻辑函数。其步骤为：（1）将逻辑函数式改写为最小项表达式。（2）确定译码器的输入变量，并用译码器的输出函数式表示所求的逻辑函数。（3）按照译码器的输出函数式，画出译码器输出电路的连接图。

注意：原组件输出为反函数时，例如Y0,Y1...Yj1，在输出端须加与非门。原组件输出为原函数时，如Y0，Y1…Yj-1，在输出端须加或门。

例： 用3线—8线集成芯片74LS138实现逻辑函数 Z1ACABCABCABCABCABCABCm(6,4,3,5) Z2BCABCABCABCABCm(7,3,1)

令A2=A，A1=B，A0=C，由于74LS138是反变量输出，故 Z1Y4Y3Y5Y6Y3Y4Y5Y6

Z2Y1Y3Y7Y1Y3Y7 。 电路如图2.5.3所示。

图2.5.3 74LS138实现逻辑函数

四、实验内容

1、74LS138译码器逻辑功能测试（验证性实验）

8脚接地（GND）16脚VCC接电源（+5V）集成芯片74LS138的○，○，使能端E3为高

电平，使能端E1、E2为低电平，输出端Y0~Y7分别接到8个发光二极管显示,以低电平

灭灯显示十进制数，输入端接逻辑拨位开关，输入二进制数据。实验结果记入表2-5-1。

使能端 E3 × × 1 1 1 1 1 1 1 1 表2-5-1 测试译码器74LS138逻辑功能表 输入端 输 出 E2 E1 1 × 0 0 0 0 0 0 0 0 C × × 0 0 0 0 1 1 1 1 B × × 0 0 1 1 0 0 1 1 A × × 0 1 0 1 0 1 0 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 × 1 0 0 0 0 0 0 0 0 2、集成芯片74LS138译码器的应用（设计性实验）

﹙1﹚将两个3线—8线译码器（74LS138芯片）组合成一个4线—16线译码器，画出电路连线图，自拟表格记录实验数据（在使用芯片74LS138时，一定要注意使能端E1、E2、E3接入正确的电平，使能端高电平不能悬空，必须接至高电平上，或接至+5 V）。

（2）用芯片74LS138和74LS20实现逻辑函数（设计性实验）

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第2章 数字电子电路实验

利用3线—8线译码器能够产生3变量函数的全部最小项，实现3变量逻辑函数。 用74LS138实现逻辑函数FABCABCABCABC。画出实现电路原理图并实验验证。自拟表格记录实验数据（表格必须有使能端、输入端、输出端的数据）。 （3）用芯片74LS138实现数据分配器（验证性实验） 用74LS138芯片实现数据分配器（如图2.5.4所 示）。若在使能端E3输入数据信息，使E1E20， 地址码所对应的输出是E3数据的反码；若从E2端 输入数据信息，令E3＝1，E10，地址码所对应的 输出是E2端数据信息的原码。若输入信息是时钟脉 冲，则数据分配器便成为时钟脉冲分配器。

取时钟脉冲CP的频率约为10kHz，要求分配器 输出端Y0~Y7的信号与CP输入信号同相。参照图

图2.5.4 74LS138实现数据分配器

2.5.4所示的电路，用示波器观察和记录在地址端CBA 分别取000~111不同8种状态时，Y0~Y7端的输出波 形，注意输出的波形与输入CP波形的相位关系。

五、预习要求

1、复习有关译码器与数据分配器的原理。

2、根据实验任务，画出所需的实验线路及记录表格。

六、实验报告与思考题

1、画出实验2和3的原理图，记录实验结果，进行分析和小结。

2、掌握用3线—8线译码器实现逻辑函数的方法。

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